JP5667260B1 - 半導体記憶装置 - Google Patents

Abstract

【課題】 正確なクランプ電圧を生成するクランプ電圧生成回路を提供する。【解決手段】 本発明のクランプ電圧生成回路２００は、ドレインがＶＤＤ電源に結合され、ソースがノードＮ５に結合され、クランプ電圧がゲートに結合されたエミュレート用のトランジスタ２２０と、ノードＮ５と接地電位との間に接続され、ノードＮ５から接地電位に流れる電流を設定する電流設定回路２３０と、ノードＮ５からフィードバックされた電圧と基準電圧ＶＲＥＦとを入力し、ＶＣＬＭＰ電圧を出力するレギュレータ２１０とを有する。電流設定回路２３０は、ビット線ＢＬの電流を複製可能であり、電荷転送トランジスタＴＧにエミュレート用のトランジスタ２２０を近似させることができる。【選択図】 図８

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置の電圧生成回路に関し、特に、ビット線クランプ電圧等に利用可能な電圧を生成する電圧生成回路に関する。

フラッシュメモリの読出し動作では、ビット線をプリチャージした後、ビット線をセンスアンプから切り離し、メモリセルのデータの状態に応じた電位をビット線に生成し、このビット線の電位がセンスアンプによって検出される。ビット線とセンスアンプとの間には、ビット線へのプリチャージやビット線の電荷の転送を制御するための電荷転送トランジスタが接続される。電荷転送トランジスタは、クランプ電圧生成回路によって生成されたクランプ電圧によって動作が制御される。

一般に、クランプ電圧生成回路は、データ「０」または「１」を判定するために、低電圧のクランプ電圧を生成する必要がある。このため、ある従来のクランプ電圧生成回路は、しきい値が低いイントリンシック型のトランジスタを用いて構成されるが、このようなトランジスタは、しきい値のばらつきが大きいという欠点がある。これを回避するため、特許文献１では、カレントミラー回路の入力段と接地電位との間に抵抗分割回路を設け、抵抗分割回路の出力とカレントミラー回路の出力段との間に電位設定回路を設け、カレントミラー回路の出力段からクランプ電圧を生成するクランプ電圧生成回路を開示している。

また、メモリセルが記憶するデータの誤センスを防止するため、特許文献２は、図１に示すようなクランプ電圧生成回路を開示している。同図に示すように、電荷転送トランジスタ３０の一端は、ビット線ＢＬに接続され、他端は、センスアンプ２０に接続される。電荷転送トランジスタ３０のゲートは、クランプ電圧生成回路１０に接続される。クランプ電圧生成回路１０は、定電流源１４、スイッチ素子としてのＮＭＯＳトランジスタ１２及び１３、電荷転送トランジスタ３０と同じ閾値電圧を有するＮＭＯＳトランジスタ１５、及び可変抵抗器１６を備えている。

センスアンプ２０は、ＮＭＯＳトランジスタ２１、キャパシタ２２、及びラッチ回路２３を備えている。ＮＭＯＳトランジスタ２１のドレインは、電源ノードＶＤＤ／ＶＳＳに接続され、ソースは、センスノードＴＤＣに接続され、ＮＭＯＳトランジスタ２１は、センスノードＴＤＣを電源電圧ＶＤＤ及び接地電圧ＶＳＳのいずれかに設定する。

読み出し動作では、最初に、クランプ電圧生成回路１０によってビット線ＢＬがプリチャージ電圧ＶＰＲＥに充電される。具体的には、トランジスタ１２がオン、トランジスタ１３がオフする。可変抵抗器１６の抵抗値は、その電圧降下がプリチャージ電圧ＶＰＲＥになるように設定される。これにより、電荷転送トランジスタ３０のゲートに、ＢＬクランプ電圧ＢＬＣＬＡＭＰとして“ＶＰＲＥ＋Ｖｔｈ”が印加される。この時、センスノードＴＤＣは、電源電圧ＶＤＤに充電されている。電荷転送トランジスタ３０は、ビット線ＢＬがプリチャージ電圧ＶＰＲＥになった時点でオフする。

続いて、トランジスタ１２がオフ、トランジスタ１３がオンし、電荷転送トランジスタ３０のゲートに、クランプ電圧ＢＬＣＬＡＭＰとして０Ｖが印加され、電荷転送トランジスタ３０がオフされ、ビット線ＢＬがフローティング状態になる。続いて、選択ワード線に読み出し電圧が印加され、非選択ワード線に読み出しパス電圧が印加され、選択トランジスタＳＴ１及びＳＴ２はオンされ、ソース線ＣＥＬＳＲＣは、例えば０Ｖである。

続いて、クランプ電圧生成回路１０は、クランプ電圧ＢＬＣＬＡＭＰとして電圧“Ｖｓｅｎ＋Ｖｔｈ”を生成する。これは、可変抵抗器１６の電圧降下をセンス電圧Ｖｓｅｎに設定することで実現される。選択メモリセルがオンのとき、ビット線ＢＬが放電され、ビット線ＢＬの電圧がセンス電圧Ｖｓｅｎ以下になり、電荷転送トランジスタ３０がオンする。電荷転送トランジスタ３０がオンすると、電源電圧ＶＤＤに充電されていたセンスノードＴＤＣが放電される。センスアンプ２０は、選択メモリセルの記憶データが「１」と判定し、この判定結果がラッチ回路２３に保持される。

特開２００７−１６４８９１号公報 特開２０１１−１８１１５７号公報

図２に、従来の他のクランプ電圧生成回路を示す。クランプ電圧生成回路１０Ａは、フラッシュメモリの周辺回路領域に形成されるものであり、電流設定回路４０、カレントミラー回路５０、６０、７０、電荷転送トランジスタをエミュレートするトランジスタ８０、レールツーレールアンプ（Rail to Rail Amplifier）９０等を含んで構成される。

電流設定回路４０は、並列に接続された複数のＮＭＯＳトランジスタ（図の例では、４つのトランジスタＴＲ１〜ＴＲ４）と、複数のトランジスタＴＲ１〜ＴＲ４に直列に接続された定電流源４１〜４４とを有する。各トランジスタＴＲ１〜ＴＲ４は、それぞれのゲートに入力されるクランプ制御信号ＣＬＭＰ１〜ＣＬＭＰ４によってオン／オフを制御される。また、定電流源４１〜４４は、例えば、１μＡ、２μＡ、４μＡ、８μＡの定電流を流す。クランプ制御信号ＣＬＭＰ１〜ＣＬＭＰ４の１６通りの組合せにより、例えば、１μＡから１６μＡまで、１μＡのステップの１６通りの電流をノードＣＳＵＭに生成することができる。

カレントミラー回路５０は、ＶＤＤ電源（例えば、２．４Ｖ）に接続された一対のＰＭＯＳトランジスタを含み、一対のＰＭＯＳトランジスタの共通ゲートは、電流設定回路４０のノードＣＳＵＭが接続される。これにより、カレントミラー回路５０のノードＮ１には、ノードＣＳＵＭの電流と等しい電流が流され、１μＡから１６μＡまでの１μＡのステップの電流を流すことが可能である。

カレントミラー回路６０は、グランドに接地された一対のＮＭＯＳトランジスタを含み、一対のＮＭＯＳトランジスタの共通ゲートは、ノードＮ１に接続される。これにより、カレントミラー回路６０のノードＮ２には、ノードＮ１の電流と等しい電流が生成され、ノードＮ２には、１μＡから１６μＡまでの１μＡのステップの電流を流すことが可能である。

カレントミラー回路７０は、Ｖｄ電源（例えば、６Ｖ）に接続された一対のＰＭＯＳトランジスタを含み、一対のＰＭＯＳトランジスタの共通ゲートは、ノードＮ２に接続される。また、一対のＰＭＯＳトランジスタに直列に一対のＰＭＯＳトランジスタが接続され、このゲートには、バイアス信号ＰＢＩＡＳが印加される。クランプ電圧生成回路１０Ａが動作されるとき、バイアス信号ＰＢＩＡＳがＬレベルとなり、ＰＭＯＳトランジスタがオンする。これにより、カレントミラー回路７０のノードＮ３には、ノードＮ２の電流と等しい電流が生成され、ノードＮ３には、１μＡから１６μＡまでの１μＡのステップの電流を流すことが可能である。

カレントミラー回路７０の出力段のノードＮ３には、電荷転送トランジスタＴＧをエミュレートするＮＭＯＳトトランジスタ８０、抵抗Ｒ１、Ｒ２がそれぞれ直列に接続される。トランジスタ８０は、ゲートがドレインに接続されたダイオード接続であり、トランジスタ８０のしきい値電圧Ｖｔｈ、すなわち電圧降下は、電荷転送トランジスタＴＧのしきい値電圧と等しい。電源Ｖｄ、抵抗Ｒ１、Ｒ２の値を適切に選定することで、例えば、ノードＣＳＵＭの電流値に対応する０．１Ｖから１．６Ｖまでの０．１Ｖのステップの電圧を、ノードＮ４に生成することができる。例えば、電流設定回路２０によって０．８μＡが設定されたとき、０．８Ｖが生成され、１．２μＡが設定されたとき、１．２Ｖが生成される。従って、ノードＮ３には、トランジスタ８０のしきい値電圧Ｖｔｈを加えた、０．１Ｖ+Ｖｔｈから１．６Ｖ+Ｖｔｈまでの０．１Ｖのステップの基準電圧ＶＲＥＦを生成することができる。

レールツーレールアンプ９０の非反転入力端子には、ノードＮ３の電圧が基準電圧ＶＲＥＦとして入力され、反転入力端子には、その出力が負帰還される。レールツーレールアンプ９０は、入力された基準電圧ＶＲＥＦにほぼ等しいＶＣＬＭＰ(クランプ)電圧を出力するアナログ出力バッファとして機能し、ＶＣＬＭＰ電圧は、ページバッファ／センス回路内の複数のビット線に接続された複数の電荷転送トランジスタのゲートに印加される。

次に、クランプ電圧生成回路の動作について説明する。図３は、基準電圧ＶＲＥＦ(ノードＮ３)、ＶＣＬＭＰ電圧、およびビット線ＢＬの電圧波形を示している。時刻Ｔ１において、ビット線のプリチャージが開始される。このとき、ＶＣＬＭＰ電圧は、例えば、１．２Ｖ+Ｖｔｈとなるように設定され、センスノードＳＮＳにはＶＤＤ電位が供給される。ＶＣＬＭＰ電圧により電荷転送トランジスタＴＧがオンし、ビット線ＢＬには、センスノードＳＮＳからＶＣＬＭＰ−Ｖｔｈ、すなわち、１．２Ｖがプリチャージされる。

次に、時刻Ｔ２においてプリチャージが終了すると、選択されたワード線には、電圧Ｖｃｇ（例えば、０Ｖ）が印加され、非選択ワード線には、Ｖｐａｓｓ電圧が印加され、選択ゲート線ＳＧＤ、ＳＧＳによって選択トランジスタがオンされる。メモリセルＭＣｎにデータ「０」が記憶されているとき、メモリセルＭＣｎはオフし、ビット線ＢＬのプリチャージ電位はほとんど変化しないが、メモリセルＭＣｎにデータ「１」が記憶されているとき、メモリセルＭＣｎがオンし、ビット線ＢＬの放電が開始される。

次に、時刻Ｔ３〜Ｔ４の期間において、センスノードＳＮＳのセンシングが行われる。ＶＣＬＭＰ電圧は、例えば、０．８Ｖ＋Ｖｔｈに設定される。上記したように、例えば、ＶＣＬＭＰ電圧は、０．１Ｖ+Ｖｔｈ〜１．６Ｖ+Ｖｔｈの範囲内で０．１Ｖのステップで選択することが可能であり、ＶＣＬＭＰ電圧は、電流設定回路１１０のノードＣＳＵＭの電流（１μＡ〜１６μＡ）を設定することで得られる。こうして、データ「０」のとき、電荷転送トランジスタＴＧがオンされないため、センスノードＳＮＳはＶＤＤのままであり、データ「１」のとき、電荷転送トランジスタＴＧがオンされ、センスノードＳＮＳの電位が降下する。

ノードＮ４の電圧がビット線ＢＬの電圧に等しく、かつトランジスタ１５０のしきい値電圧Ｖｔｈが電荷転送トランジスタＴＧのしきい値電圧に等しければ、電荷転送トランジスタＴＧのソース／ドレイン間電圧が正確にエミュレートされたことになり、ＶＣＬＭＰ電圧は、正確なセンシングレベルとなり得る。しかしながら、実際には、エミュレートされるトランジスタ１５０のソース／ドレイン間電圧は、ノードＮ３とノードＮ４であり、必ずしも電荷転送トランジスタＴＧのソース／ドレイン間電圧に一致せず、正確なセンシングレベルに一致しないことがある。

図４は、ＧＢＬ（Global Bit Line）およびＶＣＬＭＰ電圧（ノードＮ４）をシミュレーションしたグラフであり、横軸にコード、縦軸にＧＢＬ（Global Bit Line）およびＶＣＬＭＰ電圧（ノードＮ４）の差分を示す。なお、横軸のコードは、４ビットのクランプ制御信号ＣＬＭＰ１〜４のシミュレーション結果を示している。同グラフから明らかなように、差分電圧が、理想となるターゲットの０Ｖから、０．２〜０．３Ｖ程度オフセットし、かつばらつきがあることが分かる。なお、ノードＮ４のＶＣＬＭＰＭＶＴ電圧は、回路特性の測定または評価のために利用される。

このように、ページバッファ側でセンスレベルを決定する電荷転送トランジスタＴＧのソース／ドレイン間電圧の条件が、周辺回路領域側のクランプ電圧発生回路内で電荷転送トランジスタＴＧを模写したエミュレートトランジスタ８０のソース／ドレイン間電圧の条件に一致しないため、結果として生成されたＶＣＬＭＰ電圧がオフセットを持つ上に、この電圧自身がばらつく可能性をもつ。センスレベルを決定するＶＣＬＭＰ電圧がばらつくと、そのままメモリセルのしきい値電圧Ｖｔｈのばらつきに繋がり、メモリセルのしきい値分布に悪影響を及ぼしてしまう。

本発明は、正確なクランプ電圧を生成する電圧生成回路を備えた半導体記憶装置を提供ことを目的とする。

本発明に係る半導体記憶装置は、ビット線のセンスノードに結合された電荷転送トランジスタにクランプ電圧を提供するクランプ電圧生成回路を備えたものであって、前記クランプ電圧生成回路は、ドレインが第１の電位に結合され、ソースがノードに結合され、クランプ電圧がゲートに結合されたトランジスタと、前記ノードと第２の電位との間に接続され、前記ノードから第２の電位に流れる電流を設定する電流設定手段と、前記ノードからフィードバックされた電圧と基準電圧とを入力し、前記フィードバックされた電圧が前記基準電圧に一致するように前記クランプ電圧の出力を制御する定電圧出力手段とを有する。

好ましくは前記電流設定手段は、前記トランジスタのドレイン電流を設定する。好ましくは前記電流設定手段は、並列に接続された複数の電流設定用トランジスタと、前記複数の電流設定用トランジスタにそれぞれ直列に接続される電流源とを含み、前記電流設定手段は、前記複数の電流設定用トランジスタの中から選択された電流設定用トランジスタをオンすることで電流を設定する。好ましくはフラッシュメモリはさらに、ビット線の電流を複製した複製データを予め記憶し、前記電流設定手段は、前記複製データに基づき電流を設定する。好ましくは複製データは、半導体チップ毎にフューズレジスタに記憶される。好ましくは前記電流設定手段は、前記複製データに基づきオンされる電流設定用トランジスタを選択する。好ましくは前記電流設定手段は、前記電流設定手段は、前記電荷転送トランジスタを介してビット線をプリチャージする開始する一定期間に、相対的に大きなドレイン電流を設定し、当該開始期間終了後に前記電荷転送トランジスタのドレイン電流をエミュレートする電流を設定する。好ましくは前記相対的に大きなドレイン電流は、予めメモリに記憶される。好ましくは前記第１の電位は、前記センスノードに供給される電位に等しく、前記トランジスタのドレイン電流は、前記電荷転送トランジスタのドレイン電流に等しい。好ましくは前記定電圧出力手段は、非反転入力端子に前記基準電圧を入力し、反転入力端子に前記フィードバックされた電圧を入力し、前記クランプ電圧を出力するレギュレータを含む。好ましくは前記定電圧出力手段は、選択された電流値に基づき前記基準電圧を生成するカレントミラー回路とを含み、前記カレントミラー回路は、前記第１の電位よりも大きい第３の電位に結合される。

本発明によれば、電流設定手段によりビット線の電流を複製することが可能となり、電荷転送トランジスタの条件に、エミュレート用のトランジスタの条件を近似させることが容易にとなる。これにより、より正確で、ばらつきの少ないクランプ電圧を電荷転送トランジスタへ提供することができる。

従来のフラッシュメモリのクランプ電圧生成回路を示す図である。 従来のフラッシュメモリのクランプ電圧生成回路を示す図である。 ＶＣＬＡＭＰ電圧およびビット線の電圧波形を示す図である。 図２に示すクランプ電圧生成回路からセンスノードの電圧を検知する際に出力されるクランプ電圧の乖離状態を説明するグラフである。 本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。 本発明の実施例に係るＮＡＮＤストリングの構成を示す回路図である。 本実施例に係るフラッシュメモリの各部に印加される電圧の一例を示す図である。 本発明の実施例に係るクランプ電圧生成回路を示す図である。 本発明の実施例に係るクランプ電圧生成回路の動作を説明する図である。 本発明の実施例に係るクランプ電圧生成回路の動作波形を示す図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

図５は、本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。但し、ここに示すフラッシュメモリの構成は、例示であって、本発明は、必ずしもこのような構成に限定されるものではない。

本実施例のフラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を供給するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきページバッファ１７０内の列データを選択する列選択回路１８０と、クランプ電圧生成回路等が形成された周辺回路１８２と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。

メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、ページバッファ／センス回路１７０が配置される。但し、ページバッファ／センス回路１７０は、ブロックの他方の端部、あるいはの両側の端部に配置されるものであってもよい。

１つのメモリブロックには、図６に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットＮＵが複数形成され、１つのメモリブロック内にｎ＋１個のストリングユニットＮＵが行方向に配列されている。セルユニットＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、一方の端部であるメモリセルMC31のドレイン側に接続された選択トランジスタTDと、他方の端部であるメモリセルMC0のソース側に接続された選択トランジスタTSとを含み、選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、選択トランジスタTSのソースは、共通のソース線SLに接続される。

メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。ワード線選択回路１６０は、行アドレスＡｘに基づきメモリブロックを選択するとき、当該メモリブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動する。

メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

図７は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Ｖｐａｓｓ（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線選択トランジスタTD、ソース線選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線選択トランジスタTDをオンさせ、ソース線選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

次に、本発明の実施例に係るクランプ電圧生成回路を図８に示す。本実施例のクランプ電圧生成回路２００において、図２に示したクランプ電圧生成回路１０Ａと同一構成については同一参照番号を付し、重複した説明を省略する。

本実施例のクランプ電圧生成回路２００は、フラッシュメモリ１００の周辺回路１８２内に形成され、そこで生成されたＶＣＬＭＰ（クランプ）電圧は、ページバッファ／センス回路１７０内のｎ+１個のビット線にそれぞれ接続された電荷転送トランジスタＴＧのゲートに供給される。

本実施例のクランプ電圧生成回路２００は、図２に示すクランプ電圧生成回路１０Ａのエミュレート用のトランジスタ８０が取り除かれ、その代わりに、定電圧出力回路２１０の出力にエミュレート用トランジスタ２２０が設けられている。好ましくは、定電圧出力回路２１０は、定電圧を出力するレギュレータを含んで構成され、レギュレータ２１０の非反転入力端子には、ノードＮ３の基準電圧ＶＲＥＦが入力され、反転入力端子には、エミュレート用トランジスタ２２０のソース、すなわちノードＮ５の電圧がフィードバックされる。レギュレータ２１０は、このフィードバックにより、ＶＲＥＦ+ＶｔｈのＶＣＬＭＰ電圧を出力するように制御される。

ＶＤＤ電源とノードＮ５との間には、エミュレート用のＮＭＯＳトランジスタ２２０が直列に接続される。すなわち、トランジスタ２２０のドレインがＶＤＤ電源に接続され、ソースがノードＮ５に接続され、ゲートにレギュレータ２１０のＶＣＬＭＰ電圧が供給される。トランジスタ２２０がオンすると、ノードＮ５が充電を開始され、それがレギュレータ２１０にフィードバック入力される。レギュレータ２１０は、ノードＮ５の電圧が基準電圧ＶＲＥＦと等しくなるようにＶＣＬＭＰ電圧を制御する。ノードＮ５の電圧は、ＶＲＥＦ相当となるので、ＶＣＬＡＭＰ電圧は、ＶＲＥＦ+Ｖｔｈになるようにフィードバック制御される。

エミュレート用のトランジスタ２２０と直列に第２の電流設定回路２３０が接続される。第２の電流設定回路２３０は、電流設定回路４０と類似の構成を有するが、第２の電流設定回路２３０は、電流設定回路４０と比べてより微細な電流値を設定することができる。第２の電流設定回路２３０は、複数の並列に接続されたＮＭＯＳトランジスタと（ここでは、４つのトランジスタＴＲ５〜ＴＲ８）、各トランジスタにそれぞれ直列に接続された４つの電流源２３１〜２３４とを含んで構成される。各トランジスタＴＲ５〜ＴＲ８のゲートには、クランプ制御信号ＣＬＭＰ５〜８がそれぞれ入力され、各トランジスタＴＲ５〜ＴＲ８がそれぞれオン／オフされる。各定電流源２３１〜２３４は、例えば、０．１２５μＡ、０．２５μＡ、０．５μＡ、１．０μＡの定電流を流す。４ビットのクランプ制御信号ＣＬＭＰ４〜８の１６通りの組合せにより、例えば、０．１２５μＡから２μＡまでの電流を０．１２５μＡのステップで設定することができる。

第２の電流設定回路２３０は、読み出し時のページバッファ／センス回路内のビット線ＢＬの電流を複製することができる。好ましい態様では、半導体ウエハ内の各チップ毎のばらつきを防ぐため、各チップには、クランプ制御信号ＣＬＭＰ５〜８の２値データが複製データとして記憶するためのフューズレジスタまたはフューズＲＯＭ等が用意される。例えば、半導体ウエハ段階で、選択されたチップまたはテスト用素子のビット線から放電される電流値などが測定され、その測定結果に基づきフューズをトリミングし、各チップのフューズレジスタに複製データが格納される。また、第１の電流設定回路４０のクランプ制御信号ＣＬＭＰ１〜４のコードも同様にフューズレジスタ等に記憶することができる。そして、コントローラ１５０は、読み出しを行うとき、フューズレジスタからクランプ制御信号１〜４ないしクランプ制御信号ＣＬＭＰ５〜８を読出し、第１の電流設定回路４０および第２の電流設定回路２３０の電流値を設定することができる。また、他の態様では、チップ単位ではなく、フラッシュメモリのブロック単位でクランプ制御信号ＣＬＭＰ５〜８の２値データを記憶し、読み出しが行われるとき、選択されたページに対応するブロックのクランプ制御信号ＣＬＭＰ５〜８を読出し、第２の電流生成回路２３０の電流値を設定するようにしてもよい。さらに好ましい態様では、定電力回路２１０の非反転入力端子に入力された基準電圧ＶＲＥＦ（ノードＮ３）は、クランプ制御信号ＣＬＭＰ５〜８の設定のために、外部出力もしくは測定可能である。

図９は、本実施例のクランプ電圧生成回路の動作を説明する図である。レギュレータ２１０、すなわち定電圧出力回路２１０は、ノードＮ５のフィードバックにより、基準電圧ＶＲＥＦ+ＶｔｈのＶＣＬＭＰ電圧を出力する。ＶＣＬＭＰ電圧は、エミュレート用のトランジスタ２２０のゲートに供給され、さらにページバッファ／センス回路１７０内の各ビット線ＢＬに接続された各電荷転送トランジスタＴＧのゲートに供給される。第２の電流生成回路２３０は、エミュレート用のトランジスタ２２０のドレイン電流Ｉ’ｄｓを、電荷転送トランジスタＴＧのドレイン量Ｉｄｓに調整可能な構成とすることで、電荷転送トランジスタＴＧのドレイン／ソース間電圧の条件と、エミュレート用のトランジスタ２２０のドレイン／ソース間電圧の条件とを極めて近いものにすることができる。これにより、生成されたＶＣＬＭＰ電圧は、ターゲット電圧からオフセットすることが抑制される。さらに、第２の電流生成回路２３０のクランプ制御信号ＣＬＭＰ５〜８により、エミュレート用のトランジスタ２２０のドレイン電流を、電荷転送トランジスタのドレイン電流に一致させることで、ＶＣＬＭＰ電圧のバラツキを抑制することができる。

さらに好ましい態様では、本実施例のクランプ電圧生成回路２００は、コントローラ１５０の制御により、読み出し時にトランジスタ２２０に流す電流量Ｉ’ｄｓを可変することで、例えば、プリチャージ開始時に、相対的に大ききなドレイン電流Ｉｍａｘを流してオーバードライブさせる、ビット線ＢＬのプリチャージ時間を短縮させることが可能である。第２の電流設定回路２３０は、例えば、上記したフューズレジスタから読み出されたクランプ制御信号ＣＬＭＰ５〜８に基づきドレイン電流Ｉｍａｘ（Ｉｍａｘ＝Ｉ’ｄｓ×ｋ：ｋは、任意の係数）を設定することができる。あるいは、フューズレジスタに、ドレイン電流Ｉｍａｘとなるクランプ制御信号ＣＬＭＰ５〜８を記憶するようにしてもよい。

図１０は、プリチャージ開始時の電圧波形を示す図である。時刻Ｔ１において、プリチャージが開始され、時刻Ｔ２において、オーバードライブによるドレイン電流がピークになるものとする。基準電圧ＶＲＥＦは、時刻Ｔ１からＴ２に向けて立ち上がり、これに応答して、ＶＣＬＭＰ電圧が時刻Ｔ２で、１．２Ｖ＋Ｖｔｈ＋αにオーバードライブされる。このオーバードライブにより、各ビット線ＢＬには、時刻Ｔ２もしくはそれより幾分遅れて、プリチャージ電圧（１．２Ｖ）が充電される。破線で示す曲線は、このようなオーバードライブがされないときの従来のプリチャージ時間を示している。第２の電流設定回路２３−は、時刻Ｔ２がピークとなるように、増加した電流Ｑ＋αμＡを流すように制御され、その後、エミュレートされた電流ＱμＡを流すように制御される。

本実施例のように正確なビット線のプリチャージ電圧を生成することで、ビット線の放電時間のバラツキが単純にメモリセル固有のもの（メモリセルのしきい値Ｖｔｈに依存）となる。このため、センスアンプによるセンシング時間を正確に設定することができ、読出し時間の短縮を図ることが可能になる。

上記実施例では、読出し時にクランプ電圧生成回路が利用される例を示したが、これ以外にも、ベリファイ時に利用されることも可能である。さらに上記実施例では、第１および第２の電流設定回路４０、２３０は、４ビットのトランジスタから構成される例を示したが、トランジスタは、複数のビットから構成されるものであってもよい。さらに上記実施例では、２値データを記憶するメモリセルの読出しを例示したが、本発明は、多値データを記憶するメモリセルを有するフラッシュメモリにも適用可能である。この場合、クランプ電圧生成回路は、多値データをセンシングするためのＶＣＬＭＰ電圧を生成する。さらに上記実施例では、フラッシュメモリのクランプ電圧生成回路を例示したが、他の半導体メモリにおいても利用することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０、１０Ａ：クランプ電圧生成回路
４０：電流設定回路
５０、６０、７０：カレントミラー回路
８０：エミュレート用トランジスタ
９０：レールツーレールアンプ
１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１８２：周辺回路
１９０：内部電圧発生回路
２００：クランプ電圧生成回路
２１０：定電圧出力回路（レギュレータ）
２２０：エミュレート用トランジスタ
２３０：第２の電流設定回路
BL:ビット線
SL：共通ソース線
TD:ビット線選択トランジスタ
TS:ソース線選択トランジスタ
SGD、SGS：選択ゲート線

Claims (11)

1. ビット線のセンスノードに結合された電荷転送トランジスタにクランプ電圧を提供するクランプ電圧生成回路を備えた半導体記憶装置であって、
   前記クランプ電圧生成回路は、
   ドレインが第１の電位に結合され、ソースがノードに結合され、クランプ電圧がゲートに結合されたトランジスタと、
   前記ノードと第２の電位との間に接続され、前記ノードから第２の電位に流れる電流を設定する電流設定手段と、
   前記ノードからフィードバックされた電圧と基準電圧とを入力し、前記フィードバックされた電圧が前記基準電圧に一致するように前記クランプ電圧の出力を制御する定電圧出力手段と、
   を有する半導体記憶装置。
2. 前記電流設定手段は、前記トランジスタのドレイン電流を設定する、請求項１に記載の半導体記憶装置。
3. 前記電流設定手段は、並列に接続された複数の電流設定用トランジスタと、前記複数の電流設定用トランジスタにそれぞれ直列に接続される電流源とを含み、前記電流設定手段は、前記複数の電流設定用トランジスタの中から選択された電流設定用トランジスタをオンすることで電流を設定する、請求項１または２に記載の半導体記憶装置。
4. 半導体記憶装置はさらに、ビット線の電流を複製した複製データを予め記憶し、前記電流設定手段は、前記複製データに基づき電流を設定する、請求項１ないし３いずれか１つに記載の半導体記憶装置。
5. 前記複製データは、半導体チップ毎にフューズレジスタに記憶される、請求項４に記載の半導体記憶装置。
6. 前記電流設定手段は、前記複製データに基づきオンされる電流設定用トランジスタを選択する、請求項３に記載の半導体記憶装置。
7. 前記電流設定手段は、前記電荷転送トランジスタを介してビット線をプリチャージする開始する一定期間に、相対的に大きなドレイン電流を設定し、当該開始期間終了後に前記電荷転送トランジスタのドレイン電流をエミュレートする電流を設定する、請求項１に記載の半導体記憶装置。
8. 前記相対的に大きなドレイン電流は、予めメモリに記憶される、請求項７に記載の半導体記憶装置。
9. 前記第１の電位は、前記センスノードに供給される電位に等しく、前記トランジスタのドレイン電流は、前記電荷転送トランジスタのドレイン電流に等しい、請求項１に記載の半導体記憶装置。
10. 前記定電圧出力手段は、非反転入力端子に前記基準電圧を入力し、反転入力端子に前記フィードバックされた電圧を入力し、前記クランプ電圧を出力するレギュレータを含む、請求項１に記載の半導体記憶装置。
11. 前記定電圧出力手段は、選択された電流値に基づき前記基準電圧を生成するカレントミラー回路とを含み、前記カレントミラー回路は、前記第１の電位よりも大きい第３の電位に結合される、請求項１に記載の半導体記憶装置。

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