KR20100121829A - 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자 - Google Patents

전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자 Download PDF

Info

Publication number
KR20100121829A
KR20100121829A KR1020090040714A KR20090040714A KR20100121829A KR 20100121829 A KR20100121829 A KR 20100121829A KR 1020090040714 A KR1020090040714 A KR 1020090040714A KR 20090040714 A KR20090040714 A KR 20090040714A KR 20100121829 A KR20100121829 A KR 20100121829A
Authority
KR
South Korea
Prior art keywords
voltage
output
source line
bouncing
control signal
Prior art date
Application number
KR1020090040714A
Other languages
English (en)
Other versions
KR101053700B1 (ko
Inventor
노유종
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090040714A priority Critical patent/KR101053700B1/ko
Priority to US12/702,480 priority patent/US8509019B2/en
Publication of KR20100121829A publication Critical patent/KR20100121829A/ko
Application granted granted Critical
Publication of KR101053700B1 publication Critical patent/KR101053700B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells

Abstract

본 발명은 제 1 기준전압을 이용하여 제 1 전압을 출력하는 제 1 전압 출력부; 상기 제 1 기준전압과 상기 불휘발성 메모리 소자의 데이터 독출 또는 프로그램 검증시에 공통 소오스 라인의 전압 및 제 1 제어신호를 이용하여 상기 제 1 기준전압을 변경하여 제 2 전압으로 출력하는 바운싱 보상부; 제 2 기준전압을 생성하는 제 2 기준전압 생성부; 및 상기 제 2 전압과 상기 제 2 기준전압의 전압 차이를 설정된 저항비에 따라 증폭하여 제 3 전압으로 출력하는 증폭부를 포함하는 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자를 제공한다.
소오스 라인 바운싱, 독출전압

Description

전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자{Voltage generating circuit and non volatile device having the same}
본 발명은 공통 소오스라인 바운싱을 보상할 수 있는 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(Power)이 공급되지 않는 상태에서도 데이터가 소거되지 않는 불휘발성 메모리 소자의 수요가 증가하고 있다. 그리고 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀의 고집적화 기술이 개발되고 있다.
이를 위해, 낸드 타입의 불휘발성 메모리 소자는 다수의 스트링을 포함한다. 각각의 스트링은 직렬 연결된 다수의 메모리 셀들을 포함한다.
최근에는 이러한 불휘발성 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
도 1은 불휘발성 메모리 소자의 구조를 간략히 나타낸 도면이다.
도 1을 참조하면, 불휘발성 메모리 소자(100)는 메모리 셀 어레이(110)와 페이지 버퍼부(120) 및 X 디코더(130)를 포함한다.
메모리 셀 어레이(110)는 다수의 셀 스트링(ST0, ST1...STn)으로 구성되는 메모리 블록들을 포함한다.
각각의 셀 스트링은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 다수의 메모리 셀들이 직렬로 연결된다.
그리고 각각의 메모리 셀들의 게이트는 각각의 워드라인(Word Line; WL)에 연결된다. 드레인 선택 트랜지스터들의 게이트는 드레인 선택 라인(Drain Select Line; DSL)에 연결되며, 소오스 선택 트랜지스터들의 게이트는 소오스 선택 라인(Source Select Line; SSL)에 연결된다.
또한, 각각의 셀 스트링들의 드레인 선택 트랜지스터의 드레인단은 비트라인에 연결된다. 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)은 하나의 쌍을 이루어 하나의 페이지 버퍼(PB)에 연결된다.
그리고 소오스 선택 트랜지스터의 소오스는 공통 소오스 라인(Global Source Line; SL)에 연결된다.
페이지 버퍼부(120)는 다수의 페이지 버퍼(PB)들을 포함한다. 페이지 버퍼(PB)는 선택된 비트라인에 연결되는 메모리 셀에 저장할 데이터를 래치한다. 또한 페이지 버퍼(PB)는 메모리 셀로부터 독출된 데이터를 저장한다.
X 디코더(130)는 프로그램, 프로그램 검증, 데이터 독출 또는 소거 동작시 워드라인들, 드레인 선택 라인 및 소오스 선택 라인을 선택하기 위해 사용된다.
불휘발성 메모리 소자(100)는 데이터 독출 또는 프로그램 검증 동작을 수행할 때, 먼저 페이지 버퍼(PB)를 통해서 비트라인을 프리차지한다.
그리고 선택된 워드라인에는 독출전압 또는 프로그램 검증전압을 인가하고, 나머지 워드라인들에는 패스전압을 인가한다. 이와 같은 동작은 이벨류에이션(Evaluation) 이라 한다. 이벨류에이션 동작에 따라 비트라인 전압은 선택된 워드라인에 연결된 메모리 셀의 데이터 상태에 따라서 프리차지 상태를 유지하거나 디스차지된다.
그리고 변경된 비트라인의 전압을 센싱하고, 그 센싱결과를 페이지 버퍼(PB)에 래치한다.
상기 이벨류에이션을 수행하는 동안 공통 소오스 라인(SL)은 접지노드에 연결된다.
상기의 선택된 메모리 셀이 프로그램 상태라면, 비트라인 전압은 프리차지 상태를 유지한다. 그러나 선택된 메모리 셀이 프로그램 상태가 아니라면 비트라인의 전압은 셀 스트링을 통해 공통 소오스 라인(SL)으로 디스차지된다.
이때 프로그램 상태라고 하는 것은, 메모리 셀의 게이트에 입력되는 독출전압 또는 검증전압보다 해당 메모리 셀의 문턱전압이 높은 경우를 나타내고, 소거상태라는 것은 메모리 셀에 게이트에 입력되는 독출전압 또는 검증전압보다 메모리 셀의 문턱전압이 낮은 경우를 나타낸다.
따라서 프로그램상태에서는 메모리 셀이 턴 오프상태가 되고, 소거 상태에서는 메모리 셀이 턴 온 상태가 된다.
데이터를 독출하거나 프로그램 검증을 수행하는 동안 각각의 셀 스트링에 공통으로 연결된 공통 소오스 라인의 저항성분 때문에 비트라인 전압이 충분히 디스차지되지 못하게 될 수 있다.
즉, 소오스 라인은 접지전위를 유지해야 하나, 상기 소오스 라인에 흐르는 전류로 인해 소오스 라인이 0V를 유지하지 못하고 바운싱이 일어나게 된다. 소오스 라인에 바운싱이 발생하면 이벨류에이션이 수행되는 동안 공통 소오스 라인은 0V보다 높은 전압을 유지한다. 공통 소오스 라인이 0V 보다 높은 전압을 갖게 되면 소거셀의 데이터를 독출할때, 비트라인의 전압이 충분히 이벨류에이션 시간동안 디스차지되지 못할 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 소스라인의 바운싱이 일어나는 경우, 이를 보상하여 데이터 독출 또는 검출전압을 제어할 수 있는 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자를 제공하는데 있다.
본 발명의 특징에 따른 전압 생성 회로는,
불휘발성 메모리 소자의 데이터 독출 또는 프로그램 검증 전압을 제공하는 전압 생성 회로에 있어서, 제 1 기준전압을 이용하여 제 1 전압을 출력하는 제 1 전압 생성부; 상기 제 1 전압과 상기 불휘발성 메모리 소자의 데이터 독출 또는 프로그램 검증시에 공통 소오스 라인의 전압 및 제 1 제어신호를 이용하여 상기 제 1 전압을 변경하여 제 2 전압으로 출력하는 바운싱 보상부; 제 2 기준전압을 생성하는 제 2 기준전압 생성부; 및 상기 제 2 전압과 상기 제 2 기준전압의 전압 차이를 설정된 저항비에 따라 증폭하여 제 3 전압으로 출력하는 증폭부를 포함한다.
상기 제 1 전압 생성부는, 밴드갭 전압을 이용한 제 1 기준전압을 생성하는 제 1 기준전압 출력부; 및 상기 제 1 기준전압을 온도에 따라 변경하여 상기 제 1 전압으로 출력하는 온도 보상부를 포함한다.
상기 제 1 전압 생성부는, 상기 제 1 전압을 버퍼링하여 출력하는 버퍼를 더 포함한다.
상기 제 2 기준전압은 상기 제 3 전압의 전압 레벨 변경을 위해 변경되는 것 을 특징으로 한다.
상기 바운싱 보상부는, 상기 제 1 제어신호에 따라 상기 공통 소오스 라인 전압 또는 공통 소오스 라인 전압중 일부를 출력하는 소오스라인 전압 제공부; 및 상기 제 1 전압에서 상기 소오스 라인 전압 제공부가 출력하는 전압을 뺀 상기 제 2 전압을 생성하는 제 2 전압 출력부를 포함한다.
상기 제 1 제어신호는, 바운싱 보상의 정도를 결정하기 위한 제어신호인 것을 특징으로 한다.
본 발명의 특징에 따른 불휘발성 메모리 소자는,
비트라인들 및 워드라인들에 연결되어 데이터 저장을 위한 메모리 셀들을 포함하는 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 비트라인들 중 하나 이상의 비트라인에 연결되고, 선택되는 메모리 셀에 프로그램할 데이터를 저장하거나, 상기 선택된 메모리 셀에 프로그램된 데이터를 독출 하여 저장하는 페이지 버퍼들; 상기 메모리 블록들중 하나 이상을 선택하여 데이터를 독출하거나, 프로그램 검증을 수행할 때, 상기 선택된 메모리 블록의 공통 소오스 라인의 전압에 의해서 독출전압 또는 프로그램 검증 전압의 전압 레벨을 변환하여 출력하는 전압 생성 회로를 포함하는 전압 제공부; 상기 전압 생성 회로가 상기 공통 소오스 라인 전압에 따라 상기 독출전압 또는 상기 프로그램 검증 전압 레벨을 변환하는 정도를 제어하기 위한 제어신호를 상기 전압 생성 회로에 제공하는 제어부를 포함한다.
상기 전압 생성 회로는, 제 1 기준전압을 이용하여 제 1 전압을 출력하는 제 1 전압 출력부; 상기 제 1 전압과 상기 공통 소오스 라인의 전압 및 상기 제어신호 를 이용하여 상기 제 1 전압을 변경하여 제 2 전압으로 출력하는 바운싱 보상부; 제 2 기준전압을 생성하는 제 2 기준전압 생성부; 및 상기 제 2 전압과 상기 제 2 기준전압의 전압 차이를 설정된 저항비에 따라 증폭하여 상기 독출전압 또는 상기 프로그램 검증 전압으로 출력하는 증폭부를 포함한다.
상기 제 1 전압 출력부는, 밴드갭 전압을 이용한 제 1 기준전압을 생성하는 제 1 기준전압 출력부; 및 상기 제 1 기준전압을 온도에 따라 변경하여 상기 제 1 전압으로 출력하는 온도 보상부를 포함한다.
상기 제 1 전압 출력부는, 상기 제 1 전압을 버퍼링하여 출력하는 버퍼를 더 포함한다.
상기 제 2 기준전압은 상기 독출전압 또는 상기 프로그램 검증 전압의 전압 레벨 변경을 위해 변경되는 것을 특징으로 한다.
상기 바운싱 보상부는, 상기 제어신호에 따라 상기 공통 소오스 라인 전압 또는 공통 소오스 라인 전압중 일부를 출력하는 소오스라인 전압 제공부; 및 상기 제 1 전압에서 상기 소오스 라인 전압 제공부가 출력하는 전압을 뺀 상기 제 2 전압을 생성하는 제 2 전압 출력부를 포함한다.
상기 제어신호는, 바운싱 보상의 정도를 결정하기 위한 제어신호인 것을 특징으로 한다.
본 발명의 다른 특징에 따른 전압 생성 회로는,
제 1 전압을 생성하기 위한 제 1 전압 생성부; 제어신호 및 불휘발성 메모리 소자의 공통 소오스 라인의 전압에 응답하여 상기 제 1 전압을 제어하기 위한 바운 싱 보상부; 및 상기 바운싱 보상부의 출력전압과 기준전압의 차를 증폭하여 상기 불휘발성 메모리 소자의 프로그램 검증 또는 독출을 위한 제 2 전압을 생성하기 위한 증폭부를 포함한다.
상기 제 1 전압 생성부는, 밴드갭 전압을 이용한 제 1 기준전압을 생성하는 제 1 기준전압 출력부; 및 상기 제 1 기준전압을 온도에 따라 변경하여 상기 제 1 전압으로 출력하는 온도 보상부를 포함한다.
상기 제 1 전압 생성부는, 상기 제 1 전압을 버퍼링하여 출력하는 버퍼를 더 포함한다.
상기 제 2 기준전압은 상기 제 2 전압의 전압 레벨 변경을 위해 변경되는 것을 특징으로 한다.
상기 바운싱 보상부는, 상기 제어신호에 따라 상기 공통 소오스 라인 전압 또는 공통 소오스 라인 전압중 일부를 출력하는 소오스라인 전압 제공부; 및 상기 제 1 전압의 전압 레벨이 상기 소오스 라인 전압 제공부가 출력하는 전압 만큼 낮아지도록 제어하는 제 1 전압 제어부를 포함한다.
상기 제어신호는, 바운싱 보상의 정도를 결정하기 위한 제어신호인 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자는 공통 소오스 라인에 발생하는 바운싱을 보상하여 데이터 독출 또는 프로그램 검증 전압을 제어함으로써 소오스 라인 바운싱으로 인한 오동 작을 방지한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸다.
도 2를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 소자(200)는 메모리 셀 어레이(210), 페이지 버퍼부(220), X 디코더(230), 전압 제공부(240), 및 제어부(250)를 포함한다.
메모리 셀 어레이(210)는 다수의 메모리 셀들을 포함하는 메모리 블록들을 포함한다. 도 2는 하나의 메모리 블록만을 표시했다.
메모리 블록에는 다수의 셀 스트링들이 포함된다. 셀 스트링들은 각각 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST) 및 제 1 내지 제 32 메모리 셀(C0 내지 C31)을 포함한다.
드레인 선택 트랜지스터들의 게이트는 드레인 선택 라인(Drain Select Line; DSL)에 공통 연결되고, 소오스 선택 트랜지스터들의 게이트는 소오스 선택 라인(Source Select Line; SSL)에 공통 연결된다.
그리고 제 1 내지 제 32 메모리 셀들(C0 내지 C31)의 게이트들은 각각 제 1 내지 제 32 워드라인(WL0 내지 WL31)에 연결된다.
각각의 셀 스트링의 드레인 선택 트랜지스터의 드레인에는 비트라인(Bit Line; BLe 또는 BLo)들이 연결된다. 그리고 소오스 선택 트랜지스터의 소오스는 공통 소오스 라인(Source Line; SL)에 공통으로 연결된다.
페이지 버퍼(220)는 페이지 버퍼(PB)들을 포함한다. 페이지 버퍼들은 하나 이상의 비트라인에 연결되고, 선택되는 비트라인과 연결되는 메모리 셀에 프로그램할 데이터를 임시 저장하거나, 선택된 메모리 셀에 프로그램된 데이터를 독출 하는 기능을 수행한다.
X 디코더(230)는 제어신호에 따라서 메모리 블록들 중 하나를 선택하여 인에이블 시킨다.
전압 제공부(240)는 프로그램, 독출 및 소거 등의 동작에 필요한 동작 전압을 생성한다. 전압 제공부(240)는 프로그램 전압을 제공하기 위한 프로그램 전압 제공부(241)와 데이터 독출전압을 제공하는 독출전압 제공부(242)를 포함한다. 그리고 전압 제공부(240)는 패스전압을 제공하는 패스전압 제공부(243)를 포함한다. 이때 상기의 독출전압 제공부(242)는 독출전압뿐만 아니라 프로그램 검증전압을 제공한다.
불휘발성 메모리 소자(200)에서, 프로그램 검증동작과 데이터 독출 동작은 동일한 동작을 한다. 따라서 이후로는 데이터 독출에 대해서만 설명하기로 하며, 이후에 설명된 데이터 독출 동작은 프로그램 검증 동작에도 동일하게 적용할 수 있 다.
상기 독출전압 제공부(242)로부터 출력되는 독출전압의 레벨은 인에이블된 메모리 블록의 공통 소오스 라인에서 발생되는 바운싱에 기인한 공통 소오스 라인 전압에 응답하여 제어될 수 있다.
제어부(250)는 공통 소오스 라인의 바운싱을 보상하기 위한 바운싱 제어신호(SLB<0:1>)를 출력하고, 불휘발성 메모리 소자(200)의 프로그램, 데이터 독출 또는 소거 동작의 제어를 위한 제어신호들을 출력한다.
상기 바운싱 제어신호(SLB<0:1>)는 바운싱 보상을 어느 정도 하는지에 대해 결정하는 제어신호로서, 본 발명의 실시 예에서는 보상의 정도를 두 가지(SLB<01> 또는 SLB<00>)로 결정할 수 있도록 하였다. 그러나 필요에 따라서 바운싱 보상 신호(SLB<0:1>)의 종류를 늘리면 보상의 정도를 다양하게 적용할 수 있다.
상기한 바운싱 보상 신호(SLB<0:1>)의 정보는 제어부(250)에서 동작을 할때 필요한 정보인 옵션 정보를 이용해서 저장된다. 그리고 바운싱 보상 신호(SLB<0:1>)는 불휘발성 메모리소자(200)의 외부에서 사용자에 의해서 옵션정보 변경과정을 통해서 변경할 수도 있고, 알고리즘을 통해서 E/W(Erase/Write) 사이클의 진행 정도에 따라서 보상 정도가 변경될 수 있도록 정보를 설정해 두어 자동으로 보상정도가 변경되도록 설정할 수도 있다.
상기 독출전압 제공부(242)의 독출전압의 전압 레벨은 공통 소오스 라인(SL)의 전압과 바운싱 제어신호(SLB<0:1>)에 따라 제어된다.
도 3a는 도 2의 독출전압 제공부(242)의 회로도이다.
도 3a를 참조하면, 독출전압 제공부(242)는 제 1 기준전압 제어부(242a), SL(Source Line) 바운싱 보상부(242b), 증폭부(242c) 및 제 2 기준전압 생성부(242d)를 포함한다.
제 1 기준전압 제어부(242a)는 제 1 기준전압(Vg)을 생성하고, 제 1 기준전압(Vg)을 온도에 따라 변환하여 제 1 전압(V1)으로서 출력한다.
SL 바운싱 보상부(242b)는 공통 소오스 라인의 전압과 바운싱 제어신호(SLB<0:1>)를 이용해서 공통 소오스 라인에서 발생되는 바운싱 전압에 따라 제 1 전압(V1)을 보상하여 바운싱 보상전압(V1SL)으로 출력한다.
증폭부(242c)는 바운싱 보상전압(V1SL)과 제 2 기준전압(V2)의 전압차를 증폭하여 출력한다. 증폭부(242c)의 출력이 독출전압(Vread)이다.
제 2 기준전압 생성부(242d)는 제 2 기준전압(V2)을 생성한다.
제 1 기준전압 제어부(242a)는 제 1 비교기(COM1), 제 3 및 제 4 비교기(COM3, COM4), 제 1 및 제 2 저항(R1, R2), 제 5 내지 제 7 저항(R5, R6, 및 R7) 및 제 1 NMOS 트랜지스터(N1)를 포함한다.
증폭부(242c)는 제 8 및 제 9 저항(R8, R9)과 제 5 비교기(COM5)를 포함하고, 제 2 기준전압 생성부(242d)는 3 및 제 4 저항(R3, R4)과 제 2 비교기(COM2)를 포함한다.
SL 바운싱 보상부(242b)의 회로는 이후에 상세히 설명하기로 한다.
제 1 및 제 2 저항(R1, R2)은 제 1 비교기(COM1)의 출력단과 접지노드 사이에 직렬로 연결된다. 제 1 저항(R1)은 제 1 트리밍신호(RT<3:0>)에 의해서 변경되 는 가변저항이다.
그리고 제 1 및 제 2 저항(R1, R2)의 접속점으로부터 출력되는 피드백전압은 제 1 비교기(COM1)의 반전 단자(-)로 입력된다. 제 1 비교기(COM1)의 비반전 단자(+)에는 밴드갭 전압(Vbg)이 입력된다.
제 1 저항(R1)의 저항값이 변경됨에 따라 제 1 저항(R1)에 걸리는 전압(Vg)은 제 1 NMOS 트랜지스터(N1)의 게이트로 입력된다.
제 1 NMOS 트랜지스터(N1)와 제 5 저항(R5)은 전원전압(VCC)과 접지노드 사이에 직렬로 연결된다. 제 1 NMOS 트랜지스터(N1)와 제 5 저항(R5)의 접속점에서 출력되는 전압(Vg-Vt)은 제 3 비교기(COM3)의 비반전 단자(+)에 입력된다.
제 6 및 제 7 저항(R6, R7)은 제 3 비교기(COM3)의 출력과 접지노드 사이에 직렬로 연결되고, 제 6 및 제 7 저항(R6, R7)의 접속점에서 출력되는 피드백전압은 제 3 비교기(COM3)의 반전 단자(-)로 입력된다.
상기 제 7 저항(R7)은 제 2 트리밍신호(POR<7:0>)에 의해서 저항값이 변한다. 제 7 저항(R7)의 저항값이 변경되면서 제 7 저항(R7)에 걸리는 전압은 제 1 전압(V1)이다.
제 1 전압(V1)은 제 4 비교기(COM4)의 비반전 단자(+)로 입력된다. 그리고 제 4 비교기(COM4)의 출력단과 반전 단자(-)가 연결된다. 제 4 비교기(COM4)는 버퍼의 역할을 하여 제 1 전압(V1)을 출력한다.
제 1 전압(V1)은 SL 바운싱 보상부(242c)에 입력되고, SL 바운싱 보상부(242c)는 공통 소오스라인 전압에 따른 바운싱 보상이 된 바운싱 보상전압(V1SL) 을 출력된다.
제 8 저항(R8)은 SL 바운싱 보상부(242c)의 출력단과 제 5 비교기(COM5)의 반전 단자(-)의 사이에 연결되고, 제 9 저항(R9)은 제 5 비교기(COM5)의 반전 단자(-)와 출력단 사이에 연결된다. 제 5 비교기(COM5)의 출력이 독출전압(Vread)이다.
제 5 비교기(COM5)의 비반전 단자(+)에는 제 2 전압(V2)이 입력된다.
제 3 및 제 4저항(R3, R4)은 제 2 비교기(COM2)의 출력단과 접지노드 사이에 직렬로 연결된다. 제 3 빛 제 4 저항(R3, R4)의 접속점으로부터 출력되는 피드백전압은 제 2 비교기(COM2)의 반전 단자(-)로 입력된다.
제 3 및 제 4 저항(R3, R4)은 각각 트리밍 신호에 의해 저항값이 변경되는데, 출력하고자 하는 독출전압(Vread)을 결정하기 위해서 제 3 및 제 4 저항(R3, R4)의 저항값을 변경한다. 제 4 저항(R4)에 걸리는 전압이 제 2 전압(V2)이다.
상기의 회로에서 제 1 비교기(COM1)와 제 1 및 제 2 저항(R1, R2)은 제 1 기준전압인 전압(Vg)을 생성하는 기준전압 생성회로이다.
밴드갭 전압(Vbg)이 인가되면 제 1 비교기(COM1)는 하이 레벨 신호를 출력한다. 제 1 비교기(COM1)의 출력은 제 1 및 제 2 저항(R1, R2)의 저항값에 따라 분배되어 피드백 전압으로 제 1 비교기(COM1)에 입력된다. 피드백 전압에 의해서 제 1 비교기(COM1)의 출력신호가 변경된다. 따라서 일정한 전압 레벨을 갖는 기준전압(Vg)이 출력된다. 제 1 저항(R1)에 걸리는 전압이 기준전압(Vg)이다.
그리고 제 1 NMOS 트랜지스터(N1)와 제 5 저항(R5)은 제 1 NMOS 트랜지스 터(N1)의 저항값이 온도에 따라 변경되는 특성을 이용하여 전압(Vg)을 온도에 따라 변경되는 전압(Vg-Vt)으로 출력하는 온도 보상회로이다.
또한 제 3 비교기(COM3)와 제 6 및 제 7 저항(R6, R7)은 온도에 따라 보상된 전압(Vg-Vt)을 제 1 전압(V1)으로 출력하기 위한 전압 생성회로이다. 제 7 저항(R7)에 저항값이 출력될 전압레벨과 온도에 따른 보상을 위해 변경된다.
상기 제 1 전압(V1)과 상기 제 2 전압(V2)을 이용해서 출력할 독출전압(Vread) 레벨을 결정한다. 독출전압(Vread)의 전압 레벨을 변경하기 위해서는 제 2 전압(V2)이 변경되도록 상기 제 3 및 제 4 저항(R3, R4)의 저항값을 변경한다.
즉, 제 1 전압(V1)을 기준으로 제 2 전압(V2)이 변경됨에 따라 독출전압(Vread)의 전압 레벨도 변경된다. 본 발명의 실시 예에서는 기준이 되는 제 1 전압(V1)을 바운싱 정도에 따라 보상함으로써 출력되는 독출전압(Vread)이 바운싱 보상이 되게 한다.
제 4 비교기(COM4)는 제 1 전압(V1)을 버퍼링해서 출력하는 버퍼의 역할을 한다.
증폭부(242c)는 바운싱 보상전압(V1SL)과 제 2 전압(V2)의 전압차를 제 8 및 제 9 저항(R8, R9)의 저항비에 따라 증폭하여 독출전압(Vread)으로 출력한다.
Figure 112009028028508-PAT00001
상기 수학식 1에 나타난 바와 같이 증폭부(242c)는 독출전압(Vread)를 제 8 및 제 9 저항(R8, R9)의 저항비와 제 2 전압(V2)과 바운싱 보상전압(V1SL)에 의해 증폭하여 출력한다.
본 발명의 실시 예에 따른 SL 바운싱 보상부(242c)는 다음과 같다.
도 3b는 도 3a의 SL 바운싱 보상부를 나타낸다.
도 3b를 참조하면, SL 바운싱 보상부(242c)는 제 6 및 제 7 비교기(COM6, COM7)와 제 10 내지 제 15 저항(R10 내지 R15) 및 제 1 및 제 2 스위치(S1, S2)를 포함한다.
제 6 비교기(COM6)의 비반전 단자(+)에는 공통 소오스 라인(SL)의 전압이 입력된다. 그리고 제 6 비교기(COM6)의 출력단과 반전 단자(-)가 연결된다. 따라서 제 6 비교기(COM6)는 공통 소오스 라인(SL)의 전압을 출력하는 버퍼의 역할을 한다.
제 10 및 제 11 저항(R10, R11)은 제 6 비교기(COM6)의 출력과 접지노드 사이에 직렬로 연결된다. 제 1 스위치(S1)는 제 10 및 제 11 저항(R10, R11)의 접속점과 노드(K1)의 사이에 연결되고, 제 2 스위치(S1)는 제 11저항(R11)과 접지노드의 접속점과 노드(K1)의 사이에 연결된다.
제 1 스위치(S1)는 제 1 바운싱 제어신호(SLB<01>)에 의해 턴온 되고, 제 2 스위치(S2)는 제 2 바운싱 제어신호(SLB<00>)에 의해 턴온 된다.
상기 제 1 바운싱 제어신호(SLB<01>)는 바운싱 보상을 제 10 및 제 11 저항(R3, R4)의 저항비에 따라 조정할 때 출력되는 신호이고, 제 2 바운싱 제어신호(SLB<00>)는 바운싱 보상을 하지 않을 경우에 출력되는 신호이다.
제 1 바운싱 제어신호(SLB<01>)가 출력되는 경우의 노드(K1)의 전압은 다음과 같다.
Figure 112009028028508-PAT00002
제 12 저항(R12)은 제 1 전압(V1)의 입력단과 제 7 비교기(COM7)의 비반전 단자(+)의 사이에 연결되고, 제 13 저항(R13)은 노드(K1)와 제 7 비교기(COM7)의 반전 단자(-)의 사이에 연결된다.
제 14 저항(R14)은 접지노드와 제 7 비교기(COM7)의 비반전 단자(+)의 사이에 연결되고, 제 15 저항(R15)은 제 7 비교기(COM7)의 반전단자(-)와 출력단 사이에 연결된다. 제 7 비교기(COM7)의 출력이 바운싱 보상전압(V1SL)이다.
상기의 SL 바운싱 보상부(242b)에서 제 12 내지 제 15 저항(R12 내지 R15)의 저항값은 동일하게 설정된다. 따라서 제 7 비교기(COM7)는 제 1 전압(V1)에서 상기 노드(K1)의 전압을 저항비에 따라 뺀 값을 출력한다.
제 1 바운싱 제어신호(SLB<01>)가 입력되는 경우, 바운싱 보상전압(V1SL)은 다음과 같다.
Figure 112009028028508-PAT00003
만약 제 2 바운싱 제어신호(SLB<00>)가 입력된다면 바운싱 보상이 없이 바운싱 보상전압(V1SL)이 제 1 전압(V1)과 같아진다. 즉, 바운싱 보상이 전혀 되지 않 는 것이다.
만약 바운싱 보상 정도를 제어하는 것을 보다 다양하게 하려는 경우에는 제제 6 비교기(COM6)의 출력단과 노드(K1)의 사이에 스위치를 연결하고, 바운싱 제어신호를 입력함으로써 바운싱이 발생되는 100%의 보상할 수 있게 제어할수 있다. 또한 제 10 및 제 11 저항(R10, R11)을 보다 다양화하여 각각의 저항간의 접속점을 노드(K1)에 연결하여 보상의 정도를 제어할 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자(200)의 데이터를 독출할 때, 상기의 SL 바운싱 보상부(242b)에서 공통 소오스 라인의 바운싱을 보상하여 바운싱 보상전압(V1SL)을 출력하고, 증폭부(242c)에서 바운싱 보상된 독출전압(Vread)을 출력한다.
제 1 바운싱 제어신호(SLB<01>)에 의해 바운싱 보상이 되어 출력되는 독출전압(Vread)의 크기는 다음과 같이 정의될 수 있다.
Figure 112009028028508-PAT00004
상기 수학식 4에 나타난 바와 같이, 공통 소오스 라인(SL)에 바운싱이 발생되면 독출전압이 커지게 된다. 따라서 바운싱으로 인해서 디스차지가 제대로 되지 않는 경우 독출전압을 높여주어 메모리 셀의 턴 온 정도를 크게 하여 디스차지가 잘 되도록 한다.
상기의 바운싱 보상이 된 독출전압(Vread)을 이용해서 데이터 독출을 하는 동작은 다음과 같다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자(200)에서 데이터 독출을 수행할 때, 먼저 비트라인을 프리차지한다.
그리고 선택된 워드라인에는 독출전압(Vread)을 입력하고, 선택되지 않은 워드라인들에는 패스전압(Vpass)을 인가한다. 이때 처음 입력되는 독출전압(Vread)은 공통 소오스 라인의 바운싱에 대한 보상이 이루어지기 전에 디폴트(default)로 설정된 독출전압(Vread)이 입력된다.
공통 소오스 라인에 바운싱이 발생되지 않으면, 공통 소오스 라인은 0V로 유지된다. 그리고 선택된 메모리 셀이 프로그램 셀이면 독출전압(Vread)이 게이트에 입력됨에 따라 턴 오프를 유지하고, 선택된 메모리 셀이 소거셀이면 독출전압(Vread)이 게이트에 입력됨에 따라 턴 온 된다. 상기의 프로그램 셀은 게이트에 입력되는 독출전압(Vread)보다 높은 문턱전압을 갖는 것을 의미하고, 소거셀은 게이트에 입력되는 독출전압(Vread)보다 낮은 문턱전압을 갖는 것을 의미한다.
만약 프로그램 셀인 경우에는 메모리 셀이 턴 오프상태이므로 비트라인 전압은 변경되지 않는다. 따라서 소오스 라인 바운싱 여부에 관계없이 정상적으로 데이터가 독출 된다.
그러나 소거셀인 경우에는 메모리 셀이 턴 온 되므로 비트라인 전압이 공통 소오스 라인을 통해서 디스차지되어야 한다. 이때 공통 소오스 라인에 바운싱이 발생되면 설정된 시간동안 비트라인의 전압이 디스차지되지 못한다.
따라서 상기 SL 바운싱 보상부(242b)에서 공통 소오스 라인의 바운싱 전압만 큼 바운싱 보상전압(V1SL)을 출력하여 독출전압(Vread)을 바운싱의 정도에 따라 높여준다. 따라서 처음에는 데이터 독출전압(Vread)이 디폴트로 입력되고 어느 정도 시간 딜레이 후에 바운싱 보상된 전압 레벨로 변경된다. 메모리 셀이 보다 높게 턴온 되어 비트라인 디스차지가 정상적으로 된다. 따라서 데이터 독출이 정상적으로 된다.
상기 바운싱 보상이 되는 정도는 앞서 언급한 바와 같이 바운싱 제어신호(SLB)를 이용해서 보상이 정도를 달리 제어할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 불휘발성 메모리 소자의 메모리 셀들이 연결된 모습을 간략히 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸다.
도 3a는 도 2의 독출전압 제공부의 회로도이다.
도 3b는 도 3a의 SL 바운싱 보상부를 나타낸다.
*도면의 주요 부분의 간단한 설명*
200 : 불휘발성 메모리 소자 210 : 메모리 셀 어레이
220 : 페이지 버퍼부 230 : X 디코더
240 : 전압 제공부 250 : 제어부
241 : 프로그램 전압 제공부 242 : 독출전압 제공부
243 : 패스전압 제공부 242a : 제 1 기준전압 제어부
242b : SL 바운싱 보상부 242c : 증폭부
242d : 제 2 기준전압 생성부

Claims (19)

  1. 불휘발성 메모리 소자의 데이터 독출 또는 프로그램 검증 전압을 제공하는 전압 생성 회로에 있어서,
    제 1 기준전압을 이용하여 제 1 전압을 출력하는 제 1 전압 생성부;
    상기 제 1 전압과 상기 불휘발성 메모리 소자의 데이터 독출 또는 프로그램 검증시에 공통 소오스 라인의 전압 및 제 1 제어신호를 이용하여 상기 제 1 전압을 변경하여 제 2 전압으로 출력하는 바운싱 보상부;
    제 2 기준전압을 생성하는 제 2 기준전압 생성부; 및
    상기 제 2 전압과 상기 제 2 기준전압의 전압 차이를 설정된 저항비에 따라 증폭하여 제 3 전압으로 출력하는 증폭부
    를 포함하는 전압 생성 회로.
  2. 제 1항에 있어서,
    상기 제 1 전압 생성부는,
    밴드갭 전압을 이용한 제 1 기준전압을 생성하는 제 1 기준전압 출력부; 및
    상기 제 1 기준전압을 온도에 따라 변경하여 상기 제 1 전압으로 출력하는 온도 보상부
    를 포함하는 전압 생성 회로.
  3. 제 2항에 있어서,
    상기 제 1 전압 생성부는,
    상기 제 1 전압을 버퍼링하여 출력하는 버퍼를 더 포함하는 전압 생성 회로.
  4. 제 1항에 있어서,
    상기 제 2 기준전압은 상기 제 3 전압의 전압 레벨 변경을 위해 변경되는 것을 특징으로 하는 전압 생성 회로.
  5. 제 2항에 있어서,
    상기 바운싱 보상부는,
    상기 제 1 제어신호에 따라 상기 공통 소오스 라인 전압 또는 공통 소오스 라인 전압중 일부를 출력하는 소오스라인 전압 제공부; 및
    상기 제 1 전압에서 상기 소오스 라인 전압 제공부가 출력하는 전압을 뺀 상기 제 2 전압을 생성하는 제 2 전압 출력부
    를 포함하는 전압 생성 회로.
  6. 제 5항에 있어서,
    상기 제 1 제어신호는, 바운싱 보상의 정도를 결정하기 위한 제어신호인 것을 특징으로 하는 전압 생성 회로.
  7. 비트라인들 및 워드라인들에 연결되어 데이터 저장을 위한 메모리 셀들을 포함하는 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 비트라인들 중 하나 이상의 비트라인에 연결되고, 선택되는 메모리 셀에 프로그램할 데이터를 저장하거나, 상기 선택된 메모리 셀에 프로그램된 데이터를 독출 하여 저장하는 페이지 버퍼들;
    상기 메모리 블록들중 하나 이상을 선택하여 데이터를 독출하거나, 프로그램 검증을 수행할 때, 상기 선택된 메모리 블록의 공통 소오스 라인의 전압에 의해서 독출전압 또는 프로그램 검증 전압의 전압 레벨을 변환하여 출력하는 전압 생성 회로를 포함하는 전압 제공부; 및
    상기 전압 생성 회로가 상기 공통 소오스 라인 전압에 따라 상기 독출전압 또는 상기 프로그램 검증 전압 레벨을 변환하는 정도를 제어하기 위한 제어신호를 상기 전압 생성 회로에 제공하는 제어부
    를 포함하는 불휘발성 메모리 소자.
  8. 제 7항에 있어서,
    상기 전압 생성 회로는,
    제 1 기준전압을 이용하여 제 1 전압을 출력하는 제 1 전압 출력부;
    상기 제 1 전압과 상기 공통 소오스 라인의 전압 및 상기 제어신호를 이용하여 상기 제 1 전압을 변경하여 제 2 전압으로 출력하는 바운싱 보상부;
    제 2 기준전압을 생성하는 제 2 기준전압 생성부; 및
    상기 제 2 전압과 상기 제 2 기준전압의 전압 차이를 설정된 저항비에 따라 증폭하여 상기 독출전압 또는 상기 프로그램 검증 전압으로 출력하는 증폭부
    를 포함하는 불휘발성 메모리 소자.
  9. 제 8항에 있어서,
    상기 제 1 전압 출력부는,
    밴드갭 전압을 이용한 제 1 기준전압을 생성하는 제 1 기준전압 출력부; 및
    상기 제 1 기준전압을 온도에 따라 변경하여 상기 제 1 전압으로 출력하는 온도 보상부
    를 포함하는 불휘발성 메모리 소자.
  10. 제 9항에 있어서,
    상기 제 1 전압 출력부는,
    상기 제 1 전압을 버퍼링하여 출력하는 버퍼를 더 포함하는 불휘발성 메모리 소자.
  11. 제 8항에 있어서,
    상기 제 2 기준전압은 상기 독출전압 또는 상기 프로그램 검증 전압의 전압 레벨 변경을 위해 변경되는 것을 특징으로 하는 불휘발성 메모리 소자.
  12. 제 9항에 있어서,
    상기 바운싱 보상부는,
    상기 제어신호에 따라 상기 공통 소오스 라인 전압 또는 공통 소오스 라인 전압중 일부를 출력하는 소오스라인 전압 제공부; 및
    상기 제 1 전압에서 상기 소오스 라인 전압 제공부가 출력하는 전압을 뺀 상기 제 2 전압을 생성하는 제 2 전압 출력부
    를 포함하는 불휘발성 메모리 소자.
  13. 제 12항에 있어서,
    상기 제어신호는, 바운싱 보상의 정도를 결정하기 위한 제어신호인 것을 특징으로 하는 불휘발성 메모리 소자.
  14. 제 1 전압을 생성하기 위한 제 1 전압 생성부;
    제어신호 및 불휘발성 메모리 소자의 공통 소오스 라인의 전압에 응답하여 상기 제 1 전압을 제어하기 위한 바운싱 보상부; 및
    상기 바운싱 보상부의 출력전압과 기준전압의 차를 증폭하여 상기 불휘발성 메모리 소자의 프로그램 검증 또는 독출을 위한 제 2 전압을 생성하기 위한 증폭부
    를 포함하는 전압 생성 회로.
  15. 제 14항에 있어서,
    상기 제 1 전압 생성부는,
    밴드갭 전압을 이용한 제 1 기준전압을 생성하는 제 1 기준전압 출력부; 및
    상기 제 1 기준전압을 온도에 따라 변경하여 상기 제 1 전압으로 출력하는 온도 보상부
    를 포함하는 전압 생성 회로.
  16. 제 15항에 있어서,
    상기 제 1 전압 생성부는,
    상기 제 1 전압을 버퍼링하여 출력하는 버퍼를 더 포함하는 전압 생성 회로.
  17. 제 14항에 있어서,
    상기 제 2 기준전압은 상기 제 2 전압의 전압 레벨 변경을 위해 변경되는 것을 특징으로 하는 전압 생성 회로.
  18. 제 15항에 있어서,
    상기 바운싱 보상부는,
    상기 제어신호에 따라 상기 공통 소오스 라인 전압 또는 공통 소오스 라인 전압중 일부를 출력하는 소오스라인 전압 제공부; 및
    상기 제 1 전압의 전압 레벨이 상기 소오스 라인 전압 제공부가 출력하는 전압 만큼 낮아지도록 제어하는 제 1 전압 제어부
    를 포함하는 전압 생성 회로.
  19. 제 18항에 있어서,
    상기 제어신호는, 바운싱 보상의 정도를 결정하기 위한 제어신호인 것을 특징으로 하는 전압 생성 회로.
KR1020090040714A 2009-05-11 2009-05-11 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자 KR101053700B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090040714A KR101053700B1 (ko) 2009-05-11 2009-05-11 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자
US12/702,480 US8509019B2 (en) 2009-05-11 2010-02-09 Voltage generation circuit and nonvolatile memory device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090040714A KR101053700B1 (ko) 2009-05-11 2009-05-11 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자

Publications (2)

Publication Number Publication Date
KR20100121829A true KR20100121829A (ko) 2010-11-19
KR101053700B1 KR101053700B1 (ko) 2011-08-02

Family

ID=43062259

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090040714A KR101053700B1 (ko) 2009-05-11 2009-05-11 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자

Country Status (2)

Country Link
US (1) US8509019B2 (ko)
KR (1) KR101053700B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140029953A (ko) * 2012-08-31 2014-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20150139116A (ko) * 2014-06-02 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20160052278A (ko) * 2014-11-04 2016-05-12 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
IT201700034719A1 (it) * 2017-03-29 2018-09-29 Sk Hynix Inc Metodo per controllare le operazioni di verifica di programmazione di una memoria non volatile e relativo circuito
JP2020102291A (ja) 2018-12-25 2020-07-02 キオクシア株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3486079B2 (ja) * 1997-09-18 2004-01-13 株式会社東芝 半導体記憶装置
US6055190A (en) * 1999-03-15 2000-04-25 Macronix International Co., Ltd. Device and method for suppressing bit line column leakage during erase verification of a memory cell
US7173854B2 (en) * 2005-04-01 2007-02-06 Sandisk Corporation Non-volatile memory and method with compensation for source line bias errors
US7606071B2 (en) * 2007-04-24 2009-10-20 Sandisk Corporation Compensating source voltage drop in non-volatile storage
KR100923834B1 (ko) * 2007-06-28 2009-10-27 주식회사 하이닉스반도체 불휘발성 메모리 장치
KR100865820B1 (ko) * 2007-06-28 2008-10-28 주식회사 하이닉스반도체 메모리 소자 및 독출 방법
KR100965067B1 (ko) * 2007-08-22 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
US7764547B2 (en) * 2007-12-20 2010-07-27 Sandisk Corporation Regulation of source potential to combat cell source IR drop

Also Published As

Publication number Publication date
US8509019B2 (en) 2013-08-13
KR101053700B1 (ko) 2011-08-02
US20100284226A1 (en) 2010-11-11

Similar Documents

Publication Publication Date Title
KR100709642B1 (ko) 균일한 판독 및 검증 임계치를 가진 메모리
TWI509616B (zh) 具有兩個獨立控制電壓幫浦的記憶體架構
KR100923834B1 (ko) 불휘발성 메모리 장치
KR100515060B1 (ko) 비트 라인의 프리차지 레벨을 일정하게 유지하는 불휘발성반도체 메모리 장치
JP6118415B2 (ja) 半導体記憶装置およびメモリシステム
JP5667260B1 (ja) 半導体記憶装置
US10332593B2 (en) Semiconductor memory device configured to sense memory cell threshold voltages in ascending order
KR100865820B1 (ko) 메모리 소자 및 독출 방법
KR101099835B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
JP5160780B2 (ja) フラッシュメモリ装置の電圧生成器
KR101053700B1 (ko) 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자
KR100881468B1 (ko) 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터독출 방법 및 프로그램 검증 방법
KR100865817B1 (ko) 비트라인 선택 전압 발생부 및 이를 이용한 불휘발성메모리 장치의 독출 방법
KR101150432B1 (ko) 반도체 메모리 장치 및 그 동작 방법
JP2009295221A (ja) 半導体記憶装置
KR20090123506A (ko) 전압 생성회로 및 이를 구비한 불휘발성 메모리 소자
KR20140063146A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR100965078B1 (ko) 불휘발성 메모리 소자 및 그 동작 방법
KR100891411B1 (ko) 불휘발성 메모리 장치 및 그 독출 방법
KR100881520B1 (ko) 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법
KR100816159B1 (ko) 비휘발성 메모리 장치용 레귤레이터
KR100885789B1 (ko) 불휘발성 메모리 장치
JP2012203931A (ja) 半導体記憶装置
KR20100091407A (ko) 불휘발성 메모리 장치
TW201526000A (zh) 半導體儲存裝置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140623

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee