KR100885789B1 - 불휘발성 메모리 장치 - Google Patents

Abstract

본원 발명은 불휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 소스 라인 바운싱 현상의 발생 여부에 따라 선택된 워드라인에 공급되는 검증전압의 레벨을 조정하는 불휘발성 메모리 장치에 관한 것이다.

본원 발명의 불휘발성 메모리 장치는 공통 소스 라인에 흐르는 전류와 기준 전류를 비교하여 소스 라인 바운싱 현상의 발생 여부에 대한 정보를 포함하는 바운싱 감지 신호를 출력하는 바운싱 감지부와, 상기 바운싱 감지신호의 레벨에 따라 일정량 상승된 검증전압을 워드라인에 공급하는 워드라인 전압 제어부를 포함하는 것을 특징으로 한다.

소스 라인 바운싱, 검증전압 레귤레이터

Description

불휘발성 메모리 장치{Non volatile memory device}

본 발명은 불휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 소스 라인 바운싱 현상의 발생 여부에 따라 선택된 워드라인에 공급되는 검증전압의 레벨을 조정하는 불휘발성 메모리 장치에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.

이와 같은 불휘발성 메모리 장치의 프로그램 동작에 있어서 소스 라인 바운싱 현상이 일어나는 경우 특정 셀이 충분히 프로그램되지 않았음에도 프로그램된 것으로 검증하게 되는 경우가 있다. 이는 프로그램 동작이 완료된 후 해당 셀을 독출하는 경우 프로그램되지 않은 셀로 독출되는 문제로 이어진다.

전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 소스 라인 바운싱 현상이 일어났는지 여부를 판단하고, 그에 따라 검증전압을 상이하게 조정하여 공급할 수 있는 불휘발성 메모리 장치를 제공하는 것이다.

전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치는 본원 발명의 불휘발성 메모리 장치는 공통 소스 라인에 흐르는 전류와 기준 전류를 비교하여 바운싱 감지 신호를 출력하는 바운싱 감지부와, 상기 바운싱 감지신호의 레벨에 따라 일정량 상승된 검증전압을 워드라인에 공급하는 워드라인 전압 제어부를 포함하고, 상기 바운싱 감지부는 공통 소스 라인에 흐르는 전류와 기준 전류의 크기를 비교하는 전류 비교부와, 상기 전류 비교부의 출력신호의 레벨에 응답하여 바운싱 감지신호를 생성하는 바운싱 감지신호 출력부를 포함한다.

전술한 본원 발명의 과제 해결 수단에 따라 프로그램 동작에 있어서 소스 라인 바운싱 현상이 발생한 경우, 선택된 워드 라인에 인가되는 검증전압을 상이하게 조정하여 언더프로그램된 셀이 발생하지 않도록 한다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

이하 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다.

도 1은 본 발명이 적용되는 메모리 셀 어레이의 구성을 도시한 회로도이다.상기 메모리 셀 어레이는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL0, WL1, ..., WLn)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BL0, BL1, ..., BLn)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이는 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 직렬 연결된 메모리 셀들을 포함하는데 이를 스트링(string) 구조라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인(SL)에 병렬로 연결되어 블록(block)을 구성한다.

이러한 메모리 셀 어레이에 대하여, 프로그램 동작은 페이지단위로 수행이 되며, 프로그램이 제대로 수행되었는지에 대하여 검증 동작을 수행하게 된다. 상기 검증 동작은 각 비트라인을 특정 전압으로 프리차지한뒤, 검증하고자 하는 페이지 에 접속된 워드라인에는 검증 기준전압(Vread)을 인가하고, 그 밖의 워드라인, 소스 선택 트랜지스터(SSL) 및 드레인 선택 트랜지스터(DSL)에는 패스 전압(Vpass)을 인가하여, 비트라인의 전압 레벨의 변화에 따라 해당 셀의 프로그램 여부를 검증한다. 즉, 공통 소스 라인으로 전류가 흘러나가 비트라인의 전압 레벨이 떨어지면, 해당 셀은 프로그램이 덜 된 상태로 보고, 공통 소스 라인으로 빠지는 전류없이 비트라인의 전압 레벨이 프리차지된 상태를 유지하면 프로그램이 수행된 상태로 판단한다.

이때, 한 페이지에 '1' 셀(즉, 프로그램 시키지 않을 셀)이 많은 경우에는 상기 공통 소스 라인 쪽으로 유입되는 전류가 많아서 공통 소스 라인의 전압이 변동하는 소스 라인 바운싱(bouncing) 현상이 발생하게 된다. 이 바운싱 현상이 발생하면, 셀 스트링을 흐르는 전류의 양이 감소하여 비트라인의 전압레벨이 충분히 떨어지지 못하게 되고, 페이지 버퍼는 해당 셀을 프로그램된 상태로 인식하는 경우가 발생할 수 있다. 즉, 해당 셀의 문턱전압이 프로그램된 셀로 판단될 만큼 충분히 상승하지 않았음에도, 프로그램된 상태로 인식하여 검증 동작이 완료되는 것이다. 이는 추후에 해당 셀을 독출하는 동작에 있어서, 해당 셀에 대해 소거된 셀로 인식하게 될 문제점이 있다.

상술한 문제점, 즉 소스 라인 바운싱 현상이 일어나는 경우 특정 셀이 충분히 프로그램되지 않았음에도 프로그램된 것으로 검증하게 되는 문제점을 해소하기 위하여 소스 라인 바운싱 현상이 발생하는 시점을 포착하여 검증 대상이 되는 페이지의 워드라인에 인가되는 전압을 일정량만큼 상승시키는 워드라인 전압 제어부를 제공하고자 한다.

도 2는 본원 발명이 적용되는 워드라인 전압 제어부를 도시한 블록도이다.

상기 워드라인 전압 제어부(200)는 불휘발성 메모리 장치의 동작에 따라 특정 워드 라인에 대하여 프로그램/소거전압, 검증전압 또는 패스 전압 등을 인가한다. 이를 위해, 검증전압(VREAD) 레귤레이터(210), 패스전압(VPASS) 전압 레귤레이터(220), 프로그램/소거 전압(VPGB/VERA) 레귤레이터(230)를 포함한다.

*본원 발명에서 상기 워드라인 전압 제어부는 후에 설명될 바운싱 감지 신호의 레벨에 따라 일정량 상승된 검증전압을 선택된 워드라인에 공급한다.

각 레귤레이터의 출력 전압을 선택된 워드라인에 인가시키기 위한 스위칭 부(240)를 포함하며, 상기 레귤레이팅된 전압을 기초로 바이어스 전압을 발생시키는 워드라인 전압 발생부(250)를 포함한다. 이렇게 발생된 고전압은 선택된 글로벌 워드라인(GWL) 또는 특정 워드라인(WL)에 인가된다.

본 발명에서는 상기 소스라인 바운싱 현상이 발생한 경우 이를 감지하여 상기 검증전압 레귤레이터(210)에 이러한 정보를 제공하여 검증전압 레귤레이터(210)에서 출력되는 검증전압(VREAD)의 레벨을 변화시키고자 한다. 따라서, 소스라인 바운싱 현상을 감지하는 바운싱 감지부를 필수 구성요소로 사용한다.

도 3은 본원 발명의 일 실시예에 따른 바운싱 감지부를 도시한 회로도이다.

상기 바운싱 감지부(300)부는 공통 소스 라인에 흐르는 전류와 기준 전류를 비교하여 바운싱 감지 신호를 출력한다. 이를 위해, 소스 라인 전류(ISL)와 기준 전류(Iref)의 크기를 비교하는 전류 비교부(310)와, 상기 기준 전류(Iref)를 생성하는 기준 전류 출력부(320)와, 상기 비교부(310)의 비교결과에 따라 바운싱 감지신호를 출력시키는 바운싱 감지신호 출력부(330)를 포함한다.

상기 전류 비교부(310)는 도 1에 도시된 공통 소스 라인에서 출력되는 소스 라인 전류와 상기 기준 전류의 크기를 비교한다.

이를 위해, 공통 소스 라인 단자와 접지 사이에 접속된 다이오드 접속 형태의 제1 NMOS 트랜지스터(N310)와, 상기 제1 NMOS 트랜지스터(N310)의 게이트와 접지 사이에 미러 형태로 접속된 제2 NMOS 트랜지스터(N312)를 포함한다. 또한, 전원전압 단자와 상기 제2 NMOS 트랜지스터(N312)의 일측 사이에 접속된 다이오드 접속 형태의 제1 PMOS 트랜지스터(P310)와 상기 제1 PMOS 트랜지스터의 게이트와 전원 전압 단자 사이에 미러 형태로 접속된 제2 PMOS 트랜지스터(P312)를 포함한다. 이때, 상기 제2 PMOS 트랜지스터(P312)의 일측은 비교신호 출력노드(N1)와 접속된다.

따라서, 제1 NMOS 트랜지스터를 통해 제1 소스 라인 전류 경로가 형성되고, 제1 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 통해 전류 미러 형태의 제2 소스 라인 전류 경로가 형성된다. 마찬가지로, 제2 PMOS 트랜지스터를 통해 전류 미러 형태의 제3 소스 라인 전류 경로가 형성된다.

바람직하게는, 상기 제1 내지 제3 소스 라인 전류 경로를 통해 흐르는 전류값은 같다.

이때, 제3 소스 라인 전류 경로를 통해 흐르는 전류는 공통 소스 라인에 흐르는 전류와 동일한 것으로 보고, 기준 전류(Iref) 값과 그 크기가 비교되는데, 그 비교 동작에 대해서는 추후에 더욱 상세히 살펴보기로 한다.

한편, 상기 기준 전류 출력부(320)는 상기 비교신호 출력노드(N1)와 접지 단자 사이에 다이오드 형태로 접속된 NMOS 트랜지스터(N320)를 포함한다. 또한, 상기 비교신호 출력노드(N1)와 접지 단자 사이에 병렬접속되며 옵션신호(OP1, OP2,...OPn)에 응답하여 턴온되는 NMOS 트랜지스터(N322, N324, N326)들을 포함한다. 각 NMOS 트랜지스터(N322, N324, N326)의 턴온 여부를 제어하여 상기 기준 전류의 레벨을 조절할 수 있다.

한편, 상기 바운싱 감지 신호 출력부(330)는 상기 출력노드(N1)의 전압 레벨을 반전시켜 출력하는 인버터(IV330)를 포함한다.

소스 라인 바운싱 현상이 없는 경우 공통 소스 라인의 전압은 이상적으로는 OV 값을 유지한다. 이러한 경우 소스라인 전류가 흐르지 않게 되며, 상기 비교신호 출력노드(N1)에도 전류가 흐르지 않아 바운싱 감지신호는 하이레벨 값을 갖게 된다.

다음으로, 소스 라인 바운싱 현상이 일어나 공통 소스 라인의 전압이 일부 상승하는 경우에는 소스라인 전류가 흐르게 된다. 소스라인 전류(ISL)가 미리 선정된 기준 전류값(Iref) 보다 작다면 갖는다면, 상기 비교신호 출력노드(N1)는 여전 히 로우 레벨을 유지하며, 바운싱 감지신호는 하이레벨 값을 갖게 된다. 전원 전압단자와 연결되어 하이 레벨 상태를 유지한다.

그러나, 상기 소스라인 전류가 미리 선정된 기준 전류값 보다 커진다면, 상기 비교신호 출력노드(N1)의 전류가 충분히 흘러나가지 못해 어떤 전압값을 갖게 되며, 상기 인버터(IV330)는 이를 감지하여 로우 레벨의 바운싱 감지신호를 출력하게 된다.

정리하면, 상기 바운싱 감지부(300)는 공통 소스 라인 전류에 흐르는 전류의 값에 따라 소스 라인 바운싱 현상이 발생하였는지 여부를 판단하고, 바운싱 현상이 발생한 경우 이를 상기 워드라인 전압 제어부(200)로 전송한다.

이제 바운싱 감지 신호에 따라 검증전압이 변화하는 동작을 살펴보기로 한다.

도 4는 본원 발명의 일 실시예에 따른 검증전압 레귤레이터를 도시한 도면이다.

상기 워드라인 전압 제어부(200)는 상기 바운싱 감지 신호의 레벨에 따라 일정량 상승된 검증전압을 출력시키는 검증전압 레귤레이터를 포함한다.

바람직하게, 상기 선정된 양은 100~200mV인 것을 특징으로 한다.

상기 검증전압 레귤레이터(400)는 밴드갭 전압(VBG)과 기준 전압의 크기를 비교하여 검증전압(VREAD)을 출력하는 비교부(410), 상기 바운싱 감지 신호의 레벨에 따라 상이한 레벨의 기준 전압을 전달하는 기준 전압 공급부(420)를 포함한다.

상기 비교부(410)는 밴드갭 전압(VBG)을 비반전단자(+)로 입력받고, 기준 전압을 반전단자(-)로 입력받아 검증전압을 출력한다.

또한, 상기 기준 전압 공급부(420)는 하이 레벨의 바운싱 감지신호에 응답하여 제1 기준전압(VREF)을 상기 비교부의 반전단자(-)로 전달하는 제1 NMOS 트랜지스터(N410)와, 하이 레벨의 반전된 바운싱 감지신호에 응답하여 상기 제1 기준전압보다 낮은 제2 기준전압(VREF-a)을 상기 비교부의 반전단자(-)로 전달하는 제2 NMOS 트랜지스터(N412)를 포함한다.

한편, 상기 바운싱 감지신호를 반전시켜 반전된 바운싱 감지신호를 출력하는 인버터(미도시됨)를 더 포함할 수 있다.

따라서, 소스 라인 바운싱 현상이 발생하여 하이 레벨의 반전된 바운싱 감지 신호가 출력되면 제2 NMOS 트랜지스터만 턴온되어 제2 기준전압이 상기 비교부로 전달된다.

그러나, 소스 라인 바운싱 현상이 발생하지 않는 경우에는 제1 NMOS 트랜지스터만 턴온되어 제1 기준전압이 상기 비교부로 전달된다.

이때, 상기 제2 기준전압은 제1 기준전압보다 100~200mV 작은 것을 특징으로 한다.

상기 비교부(410)는 소스 라인 바운싱 현상이 발생하지 않아 제1 기준전압이 입력되는 경우 제1 검증전압(VREAD)을 출력하고, 소스 라인 바운싱 현상이 발생하여 제1 기준전압보다 낮은 제2 기준전압이 입력되는 경우 제1 검증전압(VREAD)보다 큰 제2 검증전압(VREAD+b)을 출력하게 된다.

따라서, 소스 라인 바운싱 현상이 발생한 경우 더 제1 검증전압보다 큰 제2 검증전압이 공급되므로, 소스 라인 바운싱에 의해 감소된 전류를 보상할 수 있게 되어 언더 프로그램을 방지할 수 있게 된다.

도 1은 본 발명이 적용되는 메모리 셀 어레이의 구성을 도시한 회로도이다.

도 2는 본원 발명이 적용되는 워드라인 전압 제어부를 도시한 블록도이다.

도 3은 본원 발명의 일 실시예에 따른 바운싱 감지부를 도시한 회로도이다.

도 4는 본원 발명의 일실시예에 따른 검증전압 레귤레이터를 도시한 도면이다.

<도면의 주요 부분에 대한 설명>

200: 워드라인 전압 제어부

300: 바운싱 감지부 310: 전류 비교부

320: 기준 전류 출력부 330: 바운싱 감지 신호 출력부

400: 검증전압 레귤레이터 410: 비교부

420: 기준전압 공급부

Claims (12)

1. 공통 소스 라인에 흐르는 전류와 기준 전류를 비교하여 바운싱 감지 신호를 출력하는 바운싱 감지부와,

   상기 바운싱 감지신호의 레벨에 따라 일정량 상승된 검증전압을 워드라인에 공급하는 워드라인 전압 제어부를 포함하고,

   상기 바운싱 감지부는 공통 소스 라인에 흐르는 전류와 기준 전류의 크기를 비교하는 전류 비교부와,

   상기 전류 비교부의 출력신호의 레벨에 응답하여 바운싱 감지신호를 생성하는 바운싱 감지신호 출력부를 포함하는 불휘발성 메모리 장치.
2. 제1항에 있어서, 상기 전류 비교부는 공통 소스 라인 단자와 접지 사이에 접속된 다이오드 접속 형태의 제1 NMOS 트랜지스터와,

   상기 제1 NMOS 트랜지스터의 게이트와 접지 사이에 미러 형태로 접속된 제2 NMOS 트랜지스터와,

   전원전압 단자와 상기 제2 NMOS 트랜지스터 사이에 접속된 다이오드 접속 형태의 제1 PMOS 트랜지스터와,

   상기 제1 PMOS 트랜지스터의 게이트와 전원 전압 단자 사이에 미러 형태로 접속된 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
3. 제2항에 있어서, 상기 제1 NMOS 트랜지스터를 통해 형성되는 제1 전류 경로를 흐르는 전류값과,

   상기 제1 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 통해 형성되는 제2 전류 경로를 흐르는 전류값과,

   상기 제2 PMOS 트랜지스터를 통해 형성되는 제3 전류 경로를 흐르는 전류값은 동일한 것을 특징으로 하는 불휘발성 메모리 장치.
4. 제1항에 있어서, 상기 바운싱 감지부는 상기 기준 전류를 공급하는 기준 전류 출력부를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
5. 제1항에 있어서, 상기 바운싱 감지신호 출력부는 상기 전류 비교부의 출력신호를 반전시켜 출력하는 인버터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
6. 제1항에 있어서, 상기 바운싱 감지부는 소스 라인 바운싱 현상이 일어난 경우 로우 레벨의 바운싱 감지신호를 출력하는 것을 특징으로 하는 불휘발성 메모리 장치.
7. 제1항에 있어서, 상기 워드라인 전압 제어부는 상기 바운싱 감지 신호의 레 벨에 따라 일정량 상승된 검증전압을 출력시키는 검증전압 레귤레이터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
8. 제7항에 있어서, 상기 검증전압 레귤레이터는 상기 바운싱 감지 신호의 레벨에 따라 상이한 레벨의 기준 전압을 전달하는 기준 전압 공급부와,

   밴드갭 전압과 상기 기준 전압의 크기를 비교하여 검증전압을 출력하는 비교부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
9. 제8항에 있어서, 상기 기준 전압 공급부는 바운싱 감지신호에 응답하여 제1 기준전압을 상기 비교부로 전달하는 제1 스위칭 소자와,

   반전된 바운싱 감지신호에 응답하여 상기 제1 기준전압보다 낮은 제2 기준전압을 상기 비교부로 전달하는 제2 스위칭 소자를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
10. 제9항에 있어서, 상기 제2 기준전압은 제1 기준전압보다 100~200mV 작은 것을 특징으로 하는 불휘발성 메모리 장치.
11. 제8항에 있어서, 상기 비교부는 제1 기준전압이 전달된 경우에 비해 상기 제1 기준전압보다 낮은 제2 기준전압이 전달된 경우 일정량 상승된 검증전압을 출력시키는 것을 특징으로 하는 불휘발성 메모리 장치.
12. 제1항, 제7항 또는 제11항 중 어느 한항에 있어서, 상기 일정량은 100~200mV인 것을 특징으로 하는 불휘발성 메모리 장치.

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