JP5160780B2

JP5160780B2 - フラッシュメモリ装置の電圧生成器

Info

Publication number: JP5160780B2
Application number: JP2006354190A
Authority: JP
Inventors: 錫柱李
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2006-09-29
Filing date: 2006-12-28
Publication date: 2013-03-13
Anticipated expiration: 2026-12-28
Also published as: CN101154462A; JP2008090991A; US7417493B2; US20080111615A1; CN101154462B; KR100816214B1

Description

本発明は、フラッシュメモリ装置の電圧生成器に関するものであり、特に、読み出し及び検出動作時に素子の温度及び外部電源電圧の影響を受けずに電圧を供給する電圧生成器に関するものである。

一般に、フラッシュメモリ装置(flash memory device)においてセル(cell)のプログラム(program)、消去(erase)、読み出し(read)及び検出(verify)などの動作はしきい値電圧の分布によりなされる。しかし、しきい値電圧分布は、プログラムまたは消去時の電圧により変わる。従って、選択されたセルのゲートに固定された電圧を加えて読み出しまたは検出動作を行えば、誤ったデータが読み出されるか、または検出される可能性が高くなる。これは、セルのメモリセルのしきい値電圧及びゲートに加えられた電圧とのマージン(margin)が減るために発生し得るエラーである。

図1は、従来技術によるセルのしきい値電圧の分布を説明するためのグラフである。グラフのx軸はしきい値電圧を示し、y軸はセルの個数を示す。プログラム動作時に基準電圧を固定させて見ると、素子の動作により温度が高くなるほどプログラムされたセルのしきい値電圧は高くなる(A)。反面、プログラム動作後、プログラムされたセルを読み出す(read)時には、素子の温度が高くなるほどしきい値電圧は低くなる(A’)。従って、読み出し動作時の読み出し電圧とプログラムセル間の電圧差により誤ったデータを読み出すことができる。即ち、素子の温度が低い時にプログラムされ、素子の温度が高い時に読み出すようになれば、プログラムセルを消去セルであると読み出すエラーを発生するようになる。反対に、素子の温度が低くなるほどプログラム動作時にプログラムされたセルのしきい値電圧は低くなる(B)。また、プログラム動作後にプログラムされたセルのデータを読み出す時には、素子の温度が低くなるほどしきい値電圧は高くなる(B’)。従って、素子の温度が高い時にプログラムされ、素子の温度が低い時に読み出すようになれば、消去セルをプログラムセルであると読み出すエラーを発生することがある。

従って、本発明は、素子の温度が高くなるほど読み出しまたは検出電圧を低く印加し、電源電圧が高い時は、読み出しまたは検出電圧は高く印加することにより、安定したプログラムセルまたは消去セルのしきい値電圧マージンを維持するようにしてフラッシュメモリ装置の信頼性を高める。

本発明は、フラッシュメモリ装置の電圧生成器に関するものであり、基準電圧及び直列に接続された複数の抵抗によって分配された電源電圧に応答して一定の第１の電圧を生成する第１の電圧生成器、第１の電圧に応答して第２の電圧を生成し、第２の電圧が温度の変化に応じて変動する第２の電圧生成器、第２の電圧に応答して第３の電圧を出力するバッファ部、基準電圧に応答して第４の電圧を出力し、電源電圧の変動により上記第４の電圧が変動する第３の電圧生成器及び第３の電圧により第４の電圧を増幅する増幅器を含む。

上述した通り、本発明によれば、新たな電圧生成回路を具現することにより、温度及び電源電圧が変わっても読み出し動作時にしきい値電圧のマージンを一定に維持することによりプログラムセルと消去セルの区分を明確にして素子の信頼性を高めることができる。

以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は以下で開示される実施例により限定されるものでなく、互いに異なる多様な形態で具現することができ、単に本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。

図2は、本発明の電圧生成器を含むフラッシュメモリ装置の概略的なブロック図である。フラッシュメモリ装置は、電圧生成器(100)、ワードラインブロックスイッチ(200)、メモリセルアレイ(300)及び主面回路部(図示せず)を含む。電圧生成器(100)は、メモリセルに格納されたデータを読み出す時に用いられる読み出し電圧(VREAD)を出力する。ワードラインスイッチ(200)は、複数のワードラインブロック(図示せず)のいずれか一つを選択し、読み出し電圧(VREAD)の印加を受けてワードライン(WL)に電圧を発生する。メモリセルアレイ(300)は複数のメモリセルを含み、複数のワードライン(WL)のいずれか一つと複数のビットライン(図示せず)のいずれか一つにより選択されたメモリセル(図示せず)にデータが格納される。この時、本発明による電圧生成器(100)は温度及び電源電圧の変化にもかかわらず、一定のレベルの読み出し電圧を出力してワードラインに一定のレベルの電圧を印加するようにする。

図3は、図2の電圧生成器を詳しく示した回路図である。電圧生成器(100)は、第1の電圧生成器(110)、第2の電圧生成器(120)、バッファ部(130)、第3の電圧生成器(140)及び増幅器(150)を含む。第1の電圧生成器(110)は、レファレンス電圧(V_BG)及び電源電圧(Vcc)に応答して第1の電圧(V1)を出力する。第2の電圧生成器(120)は、第1の電圧(V1)に応答して第2の電圧(V2)を出力する。バッファ部(130)は、第2の電圧(V2)に応答して第3の電圧(V3)を出力する。第3の電圧生成器(140)は、レファレンス電圧(V_BG)に応答して第4の電圧(V4)を出力する。増幅器(150)は、第3の電圧(V3)及び第4の電圧(V4)に応答して読み出し電圧(VREAD)を出力する。それぞれの回路部をより詳しく説明すれば、次の通りである。

第1の電圧生成器(110)は、比較器(111)及び複数の抵抗(R1〜R4)を含む。比較器(111)は、レファレンス電圧(V_BG)及びノード(N2)に印加された電圧レベルを比較してノード(N1)に第1の電圧を出力する。第1〜第3の抵抗(R1〜R3)は、ノード(N1)と接地電圧(Vss)の間に直列接続される。第4の抵抗(R4)は、第2及び第3の抵抗(R2, R3)の接続点であるノード(N3)及び電源電圧(Vcc)の端子間に接続される。電源電圧(Vcc)は、第4の抵抗(R4)を通じてノード(N3)に印加される。比較器(111)から出力される第1の電圧(V1)は、第1及び第2の抵抗(R1,R2)により決定されたノード(N2)に印加される電圧とレファレンス電圧(V_BG)を比較して出力される。第1の電圧(V1)のレベルは次の数式1の通り定義される。

ここで、kはしきい値電圧の変化量を示す。レファレンス電圧(V_BG)は一定の値で印加されるため、電源電圧(Vcc)のレベルの変化量に対する第1の電圧(V1)のレベルの変化量は常に陰の線状依存性を有する。

第2の電圧生成器(120)は、NMOSトランジスタ(121)と抵抗(R5)を含む。NMOSトランジスタ(121)は、第1の電圧(V1)に応答して電源電圧(Vcc)とノード(N4)の間に接続される。抵抗(R5)は、ノード(N4)と接地電圧(Vss)の間に接続され、ノード(N4)に印加された電圧が第2の電圧(V2)に出力される。NMOSトランジスタ(121)のベータ(beta)値と抵抗の積が非常に大きければ、出力される第2の電圧(V2)はNMOSトランジスタ(121)のゲートに印加される第1の電圧(V1)からNMOSトランジスタ(121)のしきい値電圧(Vth)を差し引いたレベルの値となる。即ち、第1の電圧(V1)が温度に関係なく印加されるレベルであれば、第2の電圧(V2)の温度依存性はしきい値電圧(Vth)の温度依存性と反対となる。

バッファ部(130)は、比較器(131)を含む。比較器(131)は、第2の電圧(V2)とノード(N5)との電圧を比較して第3の電圧(V3)を再びノード(N5)に出力する。比較器(131)は、入力された電圧と同一の電圧が出力されるが、これは出力駆動力を高めるために用いられる。

第3の電圧生成器(140)は、比較器(141)と第1及び第2の可変抵抗(R6, R7)を含む。比較器(141)は、レファレンス電圧(V_BG)とノード(N6)の電圧の印加を受けて出力電圧(VREG)を発生する。第1及び第2の可変抵抗(R6,R7)は比較器(141)と接地電圧(Vss)の間に直列連結される。ノード(N6)に印加される電位は第1及び第2の抵抗端(R6, R7)の間の電位により、再び比較器(141)の陰極の入力部に印加される。第1及び第2の抵抗端(R6,R7)をより詳しく説明するために図4を参照すれば、次の通りである。

図4を参照すれば、図4は図3の電源電圧感知部の詳しい回路図である。第1の可変抵抗(R6)は複数の抵抗(Ra1〜Rai)と複数のスイッチ(SW1〜SWi)を含む。複数のスイッチ(SW1〜SWi)は互いに並列連結される。複数の抵抗(Ra1〜Rai)は並列接続されたスイッチ(SW1〜SWi)の間にそれぞれ一つずつ連結される。第2の可変抵抗(R7)は複数の抵抗(Rb1〜Rbj)と複数のスイッチ(SC1〜SCj)を含む。複数のスイッチ(SC1〜SCj)は互いに並列連結される。複数の抵抗(Rb1〜Rbj)は並列接続されたスイッチ(SC1〜SCj)の間にそれぞれ一つずつ連結される。このように構成された第1の可変抵抗(R6)と第2の可変抵抗(R7)のように抵抗を数個で構成した後、所望の電圧に該当するスイッチを出力に連結すれば(一例として、図4ではスイッチ(SW3)を連結した。)、一つの回路で様々な電圧値に対応する多様なレベルの第4の電圧(V4)を出力することができる。これは、マルチレベルセル(MLC)のように読み出し(read)と検出(verify)の電圧が複数の場合に有用である。出力電圧である第4の電圧(V4)の出力レベルは次のような数式2で定義することができる。

V4は、出力電圧である第4の電圧、R6は第1の抵抗端の抵抗値、R7は第2の抵抗端の抵抗値、V_BGはレファレンス電圧を示す。

増幅器(150)は、比較器(151)と複数の抵抗(R8, R9)を含む。抵抗(R8)はノード(N5)とノード(N7)の間に接触する。比較器(151)は、ノード(N7)に印加された第3の電圧(V3)と電源電圧感知部(140)から出力される第4の電圧(V4)の印加を受けて両電圧(V3,V4)間の差を抵抗比(R9/R8)に該当する電圧レベルだけ第4の電圧(V4)を増幅してノード(N8)に読み出し電圧(VREAD)を出力する。この時、抵抗(R9)はノード(N7)とノード(N8)の間に接続される。読み出し電圧(VREAD)は次の数式3のように定義される。

数式3から分かるように、比較器(151)に入力される第3及び第4の電圧(V3, V4)の差を抵抗比に該当する量だけ増幅するようになる。

上記各回路部の結果を全て総合すれば、電圧生成器(100)の最終出力である読み出し電圧(VREAD)は、次の数式4の通りである。

数式4における(T, Vcc)は、温度及び電源電圧に対する電圧レベルを意味する。即ち、数式3におけるV2(T,Vcc)は、温度及び電源電圧が変数として作用してレベル値が変わるV2値を意味する。それぞれの要素において温度及び電源電圧の依存性を次の数式5及び数式6で定義することができる。数式5は、温度に対する依存性を示した式であり、数式6は電源電圧に対する依存性を示した式である。

数式5において、温度(T)が高くなるほど読み出し電圧(VREAD)が小さくなることが分かる。数式6では電源電圧が高くなるほど読み出し電圧(VREAD)は大きくなることが分かる。従って、素子の温度及び外部電源の変化にもプログラムセルと消去セルのしきい値電圧を維持させる方向に変化が可能になる。

さらに正確に、温度に対するメモリセルのしきい値電圧(Vth)の変化を相殺させるためには、抵抗R9/R8の値を調節すれば良いが、これに対する関係式は次の数式7の通りである。

数式7におけるVth(NMOS)は、NMOSトランジスタ(121)のしきい値電圧であり、Vth(Cell)はセルのしきい値電圧である。

さらに正確に、電源電圧(Vcc)に対するメモリセルのしきい値電圧(Vth)の変化を相殺させるためには、電源電圧(Vcc)に従ってメモリセルのしきい値電圧(Vth)が変動した量(k)が所定の値を有するように抵抗値を調節する。この時、しきい値電圧(Vth)が変動した量(k)は、次の数式8のように定義され得る。

上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができる。

従来技術によるセルのしきい値電圧の分布を説明するためのグラフである。本発明の電圧生成器を含むフラッシュメモリ装置の概略的なブロック図である。図２の電圧生成器を詳しく示した回路図である。図３の電源電圧感知部の詳しい回路図である。

符号の説明

100 :電圧生成器
200 :ワードラインブロックスイッチ
300 :メモリセルアレイ
110 :第1の電圧生成器
120 :第2の電圧生成器
130 :バッファ部
140 :第3の電圧生成器
150 :増幅器
111, 131, 141, 151 :比較器
121 : NMOSトランジスタ
R1〜R9 :抵抗

Claims

基準電圧及び直列に接続された複数の抵抗によって分配された電源電圧に応答して一定の第１の電圧を生成する第１の電圧生成器；
上記第１の電圧に応答して第２の電圧を生成し、上記第２の電圧が温度の変化に応じて変動する第２の電圧生成器；
上記第２の電圧に応答して第３の電圧を出力するバッファ部；
上記基準電圧に応答して第４の電圧を出力し、上記電源電圧の変動により上記第４の電圧が変動する第３の電圧生成器；及び
上記第３の電圧により上記第４の電圧を増幅する増幅器を含むフラッシュメモリ装置の電圧生成器。
上記第１の電圧生成器は、
上記第１の電圧と上記電源電圧に応じて分配電圧を出力する電圧分配部と、
上記分配電圧と前記基準電圧とを比較して上記第１電圧を出力する比較器を含む請求項１に記載のフラッシュメモリ装置の電圧生成器。
上記第２の電圧生成器は、
上記第１の電圧により動作し、周辺温度に応じてしきい値電圧が変わるＮＭＯＳトランジスタを含み、
上記ＮＭＯＳトランジスタの温度依存性と相反する温度依存性を有する第２の電圧を出力する請求項１に記載のフラッシュメモリ装置の電圧生成器。
第３の電圧生成器は、
上記基準電圧と上記第４の電圧とを比較する比較器；
上記電源電圧の変動により抵抗値が変わる複数の可変抵抗器に上記比較器の出力電圧を分配して上記第４の電圧を出力する可変抵抗を含む請求項１に記載のフラッシュメモリ装置の電圧生成器。
上記可変抵抗は、
複数の抵抗及び複数のスイッチを含み、
上記スイッチのオンまたはオフ状態により多様なレベルの電圧が出力される請求項４に記載のフラッシュメモリ装置の電圧生成器。