JP2012203931A - 半導体記憶装置 - Google Patents

Abstract

【課題】ビット線にプリチャージ電圧を印加する際の条件の変動の影響を抑制することのできる半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る半導体記憶装置は、電気的に書き換え可能なメモリセルを含むメモリセルアレイと、メモリセルの一端に接続されて、所定の動作に伴い充電されるビット線と、ビット線の充電動作を制御する電圧生成回路とを備える。電圧生成回路は、第１のノード及び第２のノードの電圧を調整するレギュレータと、ビット線に一端を接続されるとともに、ゲートに第１のノードが接続されるクランプトランジスタとを備える。レギュレータは、第１のノードと第２のノードとの間に電流経路を形成するようにダイオード接続されレギュレータの出力信号に従って変化する出力電流を流すように構成された第１のトランジスタを備える。第１のトランジスタとクランプトランジスタとは、略同一の閾値電圧を有する。
【選択図】図４

Description

本明細書に記載の実施の形態は、半導体記憶装置に関する。

電気的書き換えが可能でかつ、高集積化が可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。

ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート電極）とその上にゲート間絶縁膜を介して積層された制御ゲート電極とを有し、浮遊ゲート電極の電荷蓄積状態によりデータを不揮発に記憶する。例えば、浮遊ゲート電極に電荷を注入した閾値電圧の高い状態をデータ“０”、浮遊ゲート電極の電荷を放出させた閾値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込まれる閾値電圧分布を細分化して、４値、８値等の多値記憶も行われている。

データ読み出しは、ＮＡＮＤセルユニット内の選択メモリセルが接続された選択ワード線に読み出し電圧を与える。一方、非選択のメモリセルが接続された非選択ワード線には読み出しパス電圧を印加する。そして、選択メモリセルを含むＮＡＮＤセルユニットに接続された選択ビット線の電流又は電圧と、参照ビット線の電流又は電圧とをセンスアンプで比較することにより、メモリセルが保持するデータが“１”データであるか、“０”データであるかを判別する。この方式ではセンスアンプを動作させる前に、読み出し動作を行う選択ビット線と参照ビット線とを、あらかじめ所定の電圧にプリチャージしておく必要がある。

選択ビット線の電流又は電圧が大きい場合、センスアンプにおいて選択ビット線と参照ビット線とのマージンを比較的大きく設定することができ、正確に読み出し動作を実行することができる。しかしながら、半導体記憶装置の高集積化に伴いメモリセルサイズが縮小され、ビット線の電流又は電圧が小さくなると、センスアンプの動作マージンが小さくなってしまう。センスアンプの動作マージンが小さい場合、製造プロセス、温度、電源電圧等の変動により誤読み出しが生じてしまうおそれがあるため、選択ビット線のプリチャージ電圧をより正確に制御する必要がある。すなわち、製造プロセス、温度、電源電圧等の変動があったとしても、プリチャージ電圧を最適な値に保つ必要が生じる。

特開２００７−１２１５１号公報

以下に記載の実施の形態は、ビット線にプリチャージ電圧を印加する際の条件の変動の影響を抑制することのできる半導体記憶装置を提供するものである。

本発明の一の実施の形態に係る半導体記憶装置は、電気的に書き換え可能なメモリセルを含むメモリセルアレイと、メモリセルの一端に接続されて、所定の動作に伴い充電されるビット線と、ビット線の充電動作を制御する電圧生成回路とを備える。電圧生成回路は、第１のノード及び第２のノードの電圧を調整するレギュレータと、ビット線に一端を接続されるとともに、ゲートに第１のノードが接続されるクランプトランジスタとを備える。レギュレータは、第１のノードと第２のノードとの間に電流経路を形成するようにダイオード接続されレギュレータの出力信号に従って変化する出力電流を流すように構成された第１のトランジスタを備える。第１のトランジスタとクランプトランジスタとは、略同一の閾値電圧を有する。

実施の形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。 実施の形態に係る半導体記憶装置におけるデータ記憶の例を示す図である。 比較例に係る半導体記憶装置の電圧生成回路を示す回路図である。 第１の実施の形態に係る半導体記憶装置の電圧生成回路を示す回路図である。 第２の実施の形態に係る半導体記憶装置の電圧生成回路を示す回路図である。 第３の実施の形態に係る半導体記憶装置の電圧生成回路を示す回路図である。 第４の実施の形態に係る半導体記憶装置の電圧生成回路を示す回路図である。

次に、図面を参照して、実施の形態に係る半導体記憶装置について説明する。

［第１の実施の形態］
図１は、第１の実施の形態に係る半導体記憶装置のメモリセルアレイを示す回路図である。

メモリセルアレイ１０は、図１に示すように、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図１の例では６４個）直列接続された電気的書き換え可能なメモリセルＭＣ０−ＭＣ６３と、その両端をそれぞれビット線ＢＬまたは共通ソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１及びＳ２とを有する。ここで、各メモリセルＭＣは一例として半導体基板上に形成されたｐ型ウェル上に、ゲート絶縁膜、浮遊ゲート電極、ゲート間絶縁膜及び制御ゲート電極が積層された積層ゲート構造を有するものとすることができる。

ＮＡＮＤセルユニットＮＵ内のメモリセルＭＣの制御ゲートは異なるワード線ＷＬ０−ＷＬ６３に接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続される。１本のワード線を共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックを構成する。図１に示すように、ビット線方向に複数のブロックＢＬＫが配置される。各ビット線ＢＬは、後述するセンスアンプＳＡ及び電圧生成回路に接続される。１本のワード線ＷＬに共通に接続されたメモリセルＭＣが１ページを構成する。

［データ記憶］
次に、半導体記憶装置のデータ記憶方式の概略を、図２を参照して説明する。図２は、メモリセルＭＣに記憶されるデータと閾値電圧分布との関係を示す。

図２は、メモリセルＭＣが１ビット（２値データ）を記憶する場合の、データ（“１”、“０”）と閾値電圧分布との関係を示している。ブロック消去後のメモリセルＭＣの閾値電圧分布Ｅは、データ“１”が割り当てられる。また、閾値電圧分布Ａは、データ“０”が割り当てられる。なお、図２において、読み出し電圧ＶＡは、データを読み出す場合に選択した選択メモリセルＭＣの制御ゲート（選択ワード線ＷＬ）に印加される電圧である。読み出しパス電圧Ｖｒｅａｄは、データの読み出しを行う場合に、非選択のメモリセルＭＣの制御ゲート（非選択ワード線ＷＬ）に対し印加され、その保持データにかかわらず非選択のメモリセルＭＣを導通させる電圧を示している。なお、本発明の実施の形態は、１つのメモリセルＭＣに２値データを記憶させるものに限定されず、４値データや、８値データを記憶する方式にも適用可能である。

［半導体記憶装置の動作］
書き込み動作及び消去動作は、メモリセルＭＣのチャネルとゲート電極との間に所定の電圧が印加されるよう制御し、浮遊ゲート電極に電荷を注入、または浮遊ゲート電極から電荷を放出させる動作である。これによりメモリセルＭＣの閾値電圧を変動させる。データ読み出しは、ＮＡＮＤセルユニットＮＵ内の選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線）に読み出し電圧を与える。一方、非選択のメモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線）には読み出しパス電圧Ｖｒｅａｄを印加する。このとき、選択メモリセルＭＣを含むＮＡＮＤセルユニットＮＵに接続されたビット線ＢＬの電流又は電圧と、後述するセンスアンプＳＡ内に設けられる参照ビット線の電流又は電圧とを比較することにより、メモリセルＭＣが保持するデータが“１”データであるか、“０”データであるかを判別する。

この方式ではセンスアンプＳＡを動作させる前に、読み出し動作を行うビット線ＢＬと後述するセンスアンプＳＡ内に設けられる参照ビット線とを、あらかじめ所定の電圧にプリチャージしておく必要がある。以下の第１の実施の形態では、ビット線ＢＬを所定の電圧にプリチャージする電圧生成回路について説明する。まず、比較例の電圧生成回路１０１について図３を参照して説明した後、第１の実施の形態の電圧生成回路１００について説明する。

［比較例に係る電圧生成回路］
図３は、比較例の電圧生成回路１０１を示す回路図である。電圧生成回路１０１は、出力電圧Ｖｒｅｆｐｒの電圧値を一定に保つように制御するレギュレータ２０、ＰＭＯＳトランジスタＭＰ３（スイッチトランジスタ）、及びＮＭＯＳトランジスタＭＮ２（クランプトランジスタ）を備える。また、図３には、ビット線ＢＬに接続され、読み出し動作に供されるセンスアンプＳＡも併せて図示している。

レギュレータ２０は、差動増幅器２１と、ＰＭＯＳトランジスタＭＰ１と、抵抗Ｒ１及びＲ３とを備える。差動増幅器２１の反転入力端子には基準電圧Ｖｒｅｆが印加され、非反転入力端子はノードＡ１に接続されている。差動増幅器２１の出力端子は、ｐチャネル型のトランジスタＭＰ１のゲートに接続される。トランジスタＭＰ１及び抵抗Ｒ３は、電源ＶＤＤ１とノードＡ１との間に直列に接続される。また、ノードＡ１は、抵抗Ｒ１を介して接地されている。このレギュレータ２０は、ノードＡ１の電圧と基準電圧Ｖｒｅｆとを比較して、ノードＡ１から出力される出力電圧Ｖｒｅｆｐｒの値を基準電圧Ｖｒｅｆと等しくするように構成されている。なお、ノードＡ１の電圧Ｖｒｅｆｐｒ（＝Ｖｒｅｆ）の値は、ノードＡ１に流れる電流Ｉｏｕｔに抵抗Ｒ１の抵抗値をかけた値（Ｉｏｕｔ×Ｒ１）である。

ｐチャネル型のトランジスタＭＰ３及びｎチャネル型のトランジスタＭＮ２は、電源ＶＤＤ２とビット線ＢＬとの間に直列に接続される。トランジスタＭＰ３は、ゲートに入力されるプリチャージ信号に基づいて導通・非導通が制御される。また、トランジスタＭＮ２は、ゲートにレギュレータ２０の出力電圧Ｖｒｅｆｐｒが印加される。

電圧生成回路１０１を用いてビット線ＢＬのプリチャージを実行する際、トランジスタＭＰ３はプリチャージ信号に基づき導通する。また、トランジスタＭＮ２はレギュレータからの出力電圧Ｖｒｅｆｐｒにより導通する。その際、ビット線ＢＬは、トランジスタＭＮ２により、レギュレータ２０の出力電圧ＶｒｅｆｐｒよりもトランジスタＭＮ２の閾値電圧Ｖｔｈだけ低い電圧（Ｖｒｅｆｐｒ−Ｖｔｈ）にクランプされる。

しかしながら、比較例の電圧生成回路１０１においては、トランジスタＭＮ２（クランプトランジスタ）の製造プロセスばらつき、温度特性等により閾値電圧Ｖｔｈが変動し、クランプされるプリチャージ電圧レベルも変動してしまうという問題がある。

［第１の実施の形態に係る電圧生成回路］
このような問題に鑑み、第１の実施の形態の電圧生成回路１００は、以下に示す構成を採用する。以下、本実施の形態に係る電圧生成回路１００を、図４を参照して説明する。図４において、比較例と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第１の実施の形態に係る電圧生成回路１００は、レギュレータ２０内にＮＭＯＳトランジスタＭＮ１を設けた点が、比較例の電圧生成回路１０１と異なる。

第１の実施の形態の電圧生成回路１００は、出力電圧Ｖｒｅｆｐｒを出力するノードＡ１と、基準電圧Ｖｒｅｆの比較対象となるノードＡ２とを分けて設けている。このレギュレータ２０は、ノードＡ２の電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較して、ノードＡ２の電圧Ｖｏｕｔの値を基準電圧Ｖｒｅｆと等しくするように構成されている。そして、ノードＡ１とノードＡ２との間にダイオード接続されたトランジスタＭＮ１が設けられている。ここで、トランジスタＭＮ１は、トランジスタＭＮ２（クランプトランジスタ）と略同一の特性を有している。その場合、トランジスタＭＮ１とＭＮ２の閾値電圧Ｖｔｈの値も略同一となる。また、トランジスタＭＮ１とＭＮ２の閾値電圧Ｖｔｈが変動する際には、その変動値も略同一になる。

電圧生成回路１００を用いてビット線ＢＬのプリチャージを実行する際、レギュレータ２０は、ノードＡ２の電圧Ｖｏｕｔを基準電圧Ｖｒｅｆと等しくするように動作する。ここで、レギュレータ２０のノードＡ１の出力電圧Ｖｒｅｆｐｒは、基準電圧Ｖｒｅｆよりもダイオード接続されたトランジスタＭＮ１の閾値電圧Ｖｔｈだけ大きな電圧（Ｖｒｅｆ＋Ｖｔｈ）となる。ビット線ＢＬに接続されたトランジスタＭＮ２は、この出力電圧Ｖｒｅｆｐｒ（＝Ｖｒｅｆ＋Ｖｔｈ）により導通する。その場合、ビット線ＢＬは、レギュレータ２０の出力電圧Ｖｒｅｆｐｒ（＝Ｖｒｅｆ＋Ｖｔｈ）よりもトランジスタＭＮ２の閾値電圧Ｖｔｈだけ低い電圧Ｖｒｅｆにクランプされる。

［効果］
レギュレータ２０の基準電圧Ｖｒｅｆは、製造プロセス、温度、電源電圧等による変動の影響が少ない。そのため、レギュレータ２０の出力電圧Ｖｒｅｆｐｒ（＝Ｖｒｅｆ＋Ｖｔｈ）は、トランジスタＭＮ１の閾値電圧Ｖｔｈの変動の影響だけを受けることになる。上述のように、トランジスタＭＮ１とＭＮ２とは、閾値電圧Ｖｔｈの変動値も略同一となる。ビット線ＢＬのプリチャージ電圧は、出力電圧ＶｒｅｆｐｒからトランジスタＭＮ２の閾値電圧Ｖｔｈを除いた値となるため、プロセス、温度、電源電圧等によるトランジスタＭＮ１、ＭＮ２の閾値電圧Ｖｔｈの変動の影響を相殺することができる。その結果、ビット線ＢＬのプリチャージ電圧を製造プロセス、温度、電源電圧等による変動の影響が少ない基準電圧Ｖｒｅｆの値に正確に設定することができる。

［第２の実施の形態］
次に、第２の実施の形態の半導体記憶装置を、図５を参照して説明する。図５において、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第２の実施の形態における電圧生成回路２００は、レギュレータ２０のノードＡ１’に流れる電流Ｉｏｕｔと同一の電流値の電流を回路内に流すミラー回路３０が設けられている点において、第１の実施の形態と異なる。

本実施の形態のミラー回路３０は、ＰＭＯＳトランジスタＭＰ２と、抵抗Ｒ２及びＲ３と、トランジスタＭＮ１とを備える。ここで、ＭＮ１は、上述のようにトランジスタＭＮ２と略同一の特性を有しており、閾値電圧Ｖｔｈの値も略同一となる。また、ミラー回路３０内の抵抗Ｒ３は、トランジスタＭＰ１とノードＡ１’との間に設けられた抵抗Ｒ３と同一の抵抗値を有する。

差動増幅器２１の出力端子は、トランジスタＭＰ２のゲートに接続される。トランジスタＭＰ２及び抵抗Ｒ３は、電源ＶＤＤ１とノードＡ１との間に直列に接続される。また、ノードＡ１は、トランジスタＭＮ１及び抵抗Ｒ２を介して接地されている。このミラー回路３０は、レギュレータ２０のノードＡ１’に流れる電流の値Ｉｏｕｔと、ノードＡ１に流れる電流の値Ｉｏｕｔとを等しくするように構成されている。またミラー回路３０は、ノードＡ１から出力電圧Ｖｒｅｆｐｒを出力する。なお、ノードＡ１の電圧Ｖｒｅｆｐｒの値は、ノードＡ１に流れる電流Ｉｏｕｔに抵抗Ｒ２の抵抗値をかけた値（Ｉｏｕｔ×Ｒ２）と、ダイオード接続されたトランジスタＭＮ１の閾値電圧Ｖｔｈとを合計した値（Ｉｏｕｔ×Ｒ２＋Ｖｔｈ）である。このとき、トランジスタＭＮ１と抵抗Ｒ２との間のノードＡ２の電圧は、電流Ｉｏｕｔに抵抗Ｒ２の抵抗値をかけた値（Ｉｏｕｔ×Ｒ２）に設定される。ここで、抵抗Ｒ２の抵抗値を、抵抗Ｒ１よりＶｔｈ／Ｉｏｕｔだけ小さい値（Ｒ２＝Ｒ１−Ｖｔｈ／Ｉｏｕｔ）に設定することにより、出力電圧Ｖｒｅｆｐｒの値を、基準電圧Ｖｒｅｆと略同一とすることができる。

本実施の形態の電圧生成回路２００を用いてビット線ＢＬのプリチャージを実行する際、レギュレータ２０は、ノードＡ１’の電圧Ｖｏｕｔを基準電圧Ｖｒｅｆと等しくするように動作する。このとき、ノードＡ１’に流れる電流Ｉｏｕｔと同一の電流がミラー回路３０のノードＡ１に流れる。ミラー回路３０のノードＡ１の出力電圧Ｖｒｅｆｐｒの値は、上述のようにＩｏｕｔ×Ｒ２＋Ｖｔｈである。ビット線ＢＬに接続されたトランジスタＭＮ２は、この出力電圧Ｖｒｅｆｐｒ（＝Ｉｏｕｔ×Ｒ２＋Ｖｔｈ）により導通する。その場合、ビット線ＢＬは、レギュレータ２０の出力電圧Ｖｒｅｆｐｒ（＝Ｉｏｕｔ×Ｒ２＋Ｖｔｈ）よりもトランジスタＭＮ２の閾値電圧Ｖｔｈだけ低い電圧（Ｉｏｕｔ×Ｒ２）にクランプされる。

［効果］
レギュレータ２０の基準電圧Ｖｒｅｆやミラー回路３０の抵抗Ｒ２は、製造プロセス、温度、電源電圧等による変動の影響が少ない。そのため、レギュレータ２０の出力電圧Ｖｒｅｆｐｒ（＝Ｉｏｕｔ×Ｒ２＋Ｖｔｈ）は、トランジスタＭＮ１の閾値電圧Ｖｔｈの変動の影響だけを受けることになる。上述のように、トランジスタＭＮ１とＭＮ２とは、閾値電圧Ｖｔｈの変動の影響も略同一となる。ビット線ＢＬのプリチャージ電圧は、出力電圧ＶｒｅｆｐｒからトランジスタＭＮ２の閾値電圧Ｖｔｈを除いた値となるため、プロセス、温度、電源電圧によるトランジスタＭＮ１、ＭＮ２の閾値電圧Ｖｔｈの変動の影響を相殺することができる。その結果、ビット線ＢＬのプリチャージ電圧の値をＩｏｕｔ×Ｒ２に正確に設定することができる。

ここで、センス動作中にビット線電圧が大きく変化すると、出力電圧ＶｒｅｆｐｒはトランジスタＭＮ２のゲート・ソース間の寄生容量によるカップリングノイズの影響を受ける。もし、このノイズがレギュレータ２０の差動増幅器２１の非反転入力端子まで伝達されると、出力電圧Ｖｒｅｆｐｒの変動を引き起こすおそれがある。これに対し、本実施の形態の電圧生成回路２００は、トランジスタＭＮ２（クランプトランジスタ）と、レギュレータ２０との間にミラー回路３０を設けられている。この場合、ノイズはミラー回路３０へは伝達され得るが、差動増幅器２１には伝達されない。その結果、出力電圧Ｖｒｅｆｐｒがノイズの影響により変動することがなく、ビット線ＢＬのプリチャージ電圧をより正確に設定することができる。

［第３の実施の形態］
次に、第３の実施の形態の半導体記憶装置を、図６を参照して説明する。図６において、第１及び第２の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第３の実施の形態における電圧生成回路３００は、レギュレータ２０及びミラー回路３０内に、それぞれ抵抗Ｒ４が設けられている点において、第２の実施の形態と異なる。

本実施の形態のレギュレータ２０は、抵抗Ｒ３とノードＡ１’との間に抵抗Ｒ４が設けられている。また、本実施の形態のミラー回路３０は、ノードＡ１とトランジスタＭＮ１との間に抵抗Ｒ４が設けられている。ここで、レギュレータ２０及びミラー回路３０内の抵抗Ｒ４は、それぞれ同一の抵抗値を有するように構成されている。

本実施の形態のミラー回路３０も、ノードＡ１から出力電圧Ｖｒｅｆｐｒを出力する。ここで、ノードＡ１の電圧Ｖｒｅｆｐｒの値は、ノードＡ１に流れる電流Ｉｏｕｔに抵抗Ｒ２、Ｒ４の抵抗値をかけた値（Ｉｏｕｔ×（Ｒ２＋Ｒ４））と、ダイオード接続されたトランジスタＭＮ１の閾値電圧Ｖｔｈとを合計した値（Ｉｏｕｔ×（Ｒ２＋Ｒ４）＋Ｖｔｈ）である。このとき、トランジスタＭＮ１と抵抗Ｒ２との間のノードＡ２の電圧は、電流Ｉｏｕｔに抵抗Ｒ２の抵抗値をかけた値（Ｉｏｕｔ×Ｒ２）に設定される。ここで、抵抗Ｒ２の抵抗値を、抵抗Ｒ１よりＶｔｈ／Ｉｏｕｔだけ小さい値（Ｒ１−Ｖｔｈ／Ｉｏｕｔ）に設定した場合、出力電圧Ｖｒｅｆｐｒの値は、基準電圧ＶｒｅｆよりＩｏｕｔ×Ｒ４だけ大きな値となる。

本実施の形態の電圧生成回路３００を用いてビット線ＢＬのプリチャージを実行する際、レギュレータ２０は、ノードＡ１’の電圧Ｖｏｕｔを基準電圧Ｖｒｅｆと等しくするように動作する。このとき、ノードＡ１’に流れる電流Ｉｏｕｔと同一の電流がミラー回路３０のノードＡ１に流れる。ミラー回路３０のノードＡ１の出力電圧Ｖｒｅｆｐｒの値は、上述のようにＩｏｕｔ×（Ｒ２＋Ｒ４）＋Ｖｔｈである。ビット線ＢＬに接続されたトランジスタＭＮ２は、この出力電圧Ｖｒｅｆｐｒ（＝Ｉｏｕｔ×（Ｒ２＋Ｒ４）＋Ｖｔｈ）により導通する。その場合、ビット線ＢＬは、レギュレータ２０の出力電圧Ｖｒｅｆｐｒ（＝Ｉｏｕｔ×（Ｒ２＋Ｒ４）＋Ｖｔｈ）よりもトランジスタＭＮ２の閾値電圧Ｖｔｈだけ低い電圧（Ｉｏｕｔ×（Ｒ２＋Ｒ４））にクランプされる。

［効果］
上述の実施の形態と同様に、ビット線ＢＬのプリチャージ電圧は、出力電圧ＶｒｅｆｐｒからトランジスタＭＮ２の閾値電圧Ｖｔｈを除いた値となるため、プロセス、温度、電源電圧によるトランジスタＭＮ１、ＭＮ２の閾値電圧Ｖｔｈの変動の影響を相殺することができる。その結果、ビット線ＢＬのプリチャージ電圧を正確に設定することができる。また、本実施の形態の電圧生成回路３００もミラー回路３０を有しているため、出力電圧Ｖｒｅｆｐｒがノイズの影響により変動することがなく、ビット線ＢＬのプリチャージ電圧をより正確に設定することができる。そして、本実施の形態のミラー回路３０内には、ノードＡ１とトランジスタＭＮ１との間に抵抗Ｒ４が設けられている。これにより、出力電圧Ｖｒｅｆｐｒの電圧を基準電圧Ｖｒｅｆより高くすることができ、ビット線ＢＬのプリチャージ電圧も高く設定することができる。

［第４の実施の形態］
次に、第４の実施の形態の半導体記憶装置を、図７を参照して説明する。図７において、他の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第４の実施の形態における電圧生成回路４００は、ミラー回路３０が複数個設けられている点において、第２及び第３の実施の形態と異なる。

本実施の形態のミラー回路３０の構成は、第２及び第３の実施の形態のいずれの構成とすることもできる。複数のミラー回路３０には、それぞれ差動増幅器２１の出力端子が接続される。レギュレータ２０内に複数個のミラー回路３０が設けられることにより、レギュレータ２０は出力電圧Ｖｒｅｆｐｒを、複数のトランジスタＭＮ２（クランプトランジスタ）に出力可能に構成されている。ミラー回路３０は、例えばブロックの数だけ設けられ、ブロック毎に異なるミラー回路３０からの出力電圧Ｖｒｅｆｐｒが与えられる。また、１つのブロックでビット線毎に設けられる複数のクランプトランジスタＭＮ２には、１つのミラー回路３０からの出力電圧Ｖｒｅｆｐｒが与えられる。

［効果］
上述の実施の形態と同様に、ビット線ＢＬのプリチャージ電圧は、出力電圧ＶｒｅｆｐｒからトランジスタＭＮ２の閾値電圧Ｖｔｈを除いた値となるため、プロセス、温度、電源電圧によるトランジスタＭＮ１、ＭＮ２の閾値電圧Ｖｔｈの変動の影響を相殺することができる。その結果、ビット線ＢＬのプリチャージ電圧を正確に設定することができる。また、本実施の形態の電圧生成回路４００は、複数のミラー回路３０を有しているため、１つのブロックを構成する複数本のビット線ＢＬのプリチャージ電圧を略同一の電圧とすることができる。本実施の形態の電圧生成回路４００を用いることにより、ブロック毎にビット線ＢＬのプリチャージ電圧の値を調整することが可能となり、メモリセルアレイの特性ばらつきに対して、より効果的にビット線ＢＬのプリチャージ電圧を設定することができる。

［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上記実施の形態では、電圧生成回路内に設けられるトランジスタＭＮ１と、クランプトランジスタとして機能するトランジスタＭＮ２とは、略同一の特性を持つトランジスタとして説明した。このトランジスタＭＮ１、ＭＮ２はそれぞれ同一の特性を有する１つずつのトランジスタである必要はなく、閾値電圧Ｖｔｈの変動の影響が相殺できるような一定の関係にあればよい。例えば、トランジスタＭＮ２は、トランジスタＭＮ１の整数倍のサイズを有するトランジスタであっても良い。この場合、トランジスタＭＮ１と同一のゲート長・ゲート幅を有するトランジスタを複数個並列に接続することにより、トランジスタＭＮ１の整数倍のサイズを有するトランジスタＭＮ２を形成することができる。

また、第２及び第３の実施の形態のミラー回路３０の中において、ノードＡ１と接地端子との間に設けられる素子（図５ではトランジスタＭＮ１と抵抗Ｒ２、図７ではトランジスタＭＮ１と抵抗Ｒ２、Ｒ４）をメモリセルアレイの近傍に配置することにより、トランジスタＭＮ１とトランジスタＭＮ２との間の閾値電圧特性をさらに近似させることができる。その結果、ビット線ＢＬのプリチャージ動作時に閾値電圧Ｖｔｈ変動の影響をより効果的に相殺することができる。そして、半導体記憶装置としてＮＡＮＤ型フラッシュメモリのメモリセルアレイを用いて説明したが、本発明の実施の形態は、種々の動作に際しビット線の充電を伴う半導体記憶装置であれば、いずれにも適用可能であることは言うまでもない。

１０・・・メモリセルアレイ、 ２０・・・レギュレータ、 ３０・・・ミラー回路、 １００、２００、３００、４００・・・電圧生成回路、 ＳＡ・・・センスアンプ。

Claims (6)

1. 電気的に書き換え可能なメモリセルを含むメモリセルアレイと、
   前記メモリセルの一端に接続されて、所定の動作に伴い充電されるビット線と、
   前記ビット線の充電動作を制御する電圧生成回路とを備え、
   前記電圧生成回路は、
   第１のノード及び第２のノードの電圧を調整するレギュレータと、
   前記ビット線に一端を接続されるとともに、ゲートに第１のノードが接続されるクランプトランジスタと
   を備え、
   前記レギュレータは、
   前記第１のノードと前記第２のノードとの間に電流経路を形成するようにダイオード接続され前記レギュレータの出力信号に従って変化する出力電流を流すように構成された第１のトランジスタを備え、
   前記第１のトランジスタと前記クランプトランジスタとは、略同一の閾値電圧を有する
   ことを特徴とする半導体記憶装置。
2. 前記レギュレータは、
   前記第２のノードと接地端子との間に接続される第１の抵抗素子を更に備え、
   前記第１の抵抗素子は、前記第１のトランジスタを流れる前記出力電流を流すことにより、前記第２のノードに所定の電圧を発生させることを特徴とする請求項１記載の半導体記憶装置。
3. 前記レギュレータは、基準電圧と前記第２のノードの電圧とを差動増幅して前記出力信号を変化させる差動増幅器を更に備えたことを特徴とする請求項２記載の半導体記憶装置。
4. 前記レギュレータは、
   前記差動増幅器の前記出力信号をゲートに与えられる第２のトランジスタと、
   前記第２のトランジスタと前記第１のノードとの間に接続される第２の抵抗素子と
   を更に備えたことを特徴とする請求項３記載の半導体記憶装置。
5. 前記レギュレータは、
   基準電圧と第３のノードの電圧とを差動増幅して前記出力信号を変化させる差動増幅器と、
   前記出力信号に基づいて発生する前記出力電流をミラーして前記第１のノード、前記第１のトランジスタ及び前記第２のノードに流すミラー回路と
   を更に備えたことを特徴とする請求項１記載の半導体記憶装置。
6. 前記ミラー回路は、前記第２のノードに前記第３のノードと同一の電圧を発生させるように構成されている
   ことを特徴とする請求項５記載の半導体記憶装置。

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