JP2009258787A - 電源回路 - Google Patents

Abstract

【課題】消費電流を削減することが可能な電源回路を提供する。
【解決手段】電源回路１００は、定電圧回路と、第１のＭＯＳトランジスタと、第２のＭＯＳトランジスタと、第３のＭＯＳトランジスタと、出力端子の電圧を第１の分圧比で分圧した第１の分圧電圧を出力する第１の分圧回路と、基準電圧および第１の分圧電圧が入力され、第２のＭＯＳトランジスタのゲートに出力が接続された第１の差動増幅回路と、を備える。第１の差動増幅回路は、第１の分圧電圧が基準電圧よりも高い場合は、第２のＭＯＳトランジスタがオンするように信号を出力し、第１の分圧電圧が基準電圧よりも低い場合は、第２のＭＯＳトランジスタがオフするように信号を出力する。
【選択図】図１

Description

本発明は、例えば、フラッシュメモリ等の半導体記憶装置に用いられる電源回路に関する。

従来の半導体記憶装置に用いられる電源回路には、例えば、Ｐチャネル型ＭＯＳトランジスタのフィードバックタイプのものと、Ｎチャネル型ＭＯＳトランジスタのソースフォロアタイプのものと、がある（例えば、特許文献１、２参照）。

上記従来のＮチャネル型ＭＯＳトランジスタのソースフォロアタイプの電源回路は、巨大なゲート幅(例えば、メートルオーダ)を有する降圧トランジスタのゲート電極に一定電圧を印加することにより所望の電圧を得る。

しかし、上記構成において、該降圧トランジスタのサブスレショルド電流により、電源回路の出力電圧が上昇してしまう可能性がある。

このため、出力電圧の上昇を回避する目的で、定電流を流して電荷を引き抜くためのトランジスタ(ブリーダ)が設けられている。

このブリーダは、次段の回路（出力電圧を電源として使用する回路)の電流消費が少ないときには必須となる。

しかし、該次段の回路が該降圧トランジスタのサブスレショルド電流以上の電流を消費している場合には本来必要なく、無駄な電流を流していることになる。

一方、上記従来のチャネル型ＭＯＳトランジスタのフィードバックタイプの電源回路は、出力電圧を直接分圧した電圧を用いたフィードバックループが２つ備えられている。

この電源回路は、この２つのフィードバックループにより２つの駆動トランジスタのゲート電位を制御して所望の出力電圧を得る。

しかし、この電源回路は、高速な応答が必要なフィードバックループを２つ備えるため、回路の発振等の問題を考慮して設計しなくてはならない。
特開平８−１９５０８１号公報 特開２０００−５８７６１号公報

本発明は、消費電流を削減することが可能な電源回路を提供することを目的とする。

本発明の一態様に係る電源回路は、電源電圧を降圧した電圧を出力する電源回路であって、
定電圧を出力する定電圧回路と、
接地に一端が接続され、定電流が流れるようにゲートに固定電圧が印加された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端と電源との間に接続され、前記定電圧回路の出力がゲートに接続された第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端と前記電源との間で、前記第２のＭＯＳトランジスタと直列に接続された第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタとの間に接続され、前記電源電圧を降圧した出力電圧を出力するための出力端子と、
前記出力端子の電圧を第１の分圧比で分圧した第１の分圧電圧を出力する第１の分圧回路と、
基準電圧および前記第１の分圧電圧が入力され、前記第２のＭＯＳトランジスタのゲートに出力が接続された第１の差動増幅回路と、を備え、
前記第１の差動増幅回路は、
前記第１の分圧電圧が前記基準電圧よりも高い場合は、前記第２のＭＯＳトランジスタがオンするように信号を出力し、
前記第１の分圧電圧が前記基準電圧よりも低い場合は、前記第２のＭＯＳトランジスタがオフするように信号を出力することを特徴とする。

本発明の他の態様に係る電源回路は、電源電圧を降圧した電圧を出力する電源回路であって、
前記電源電圧を降圧した出力電圧を出力するための出力端子と、
第１の定電圧を出力する第１の定電圧回路と、
第２の定電圧を出力する第２の定電圧回路と、
接地に一端が接続され、定電流が流れるようにゲートに固定電圧が印加された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端と前記出力端子との間に接続され、前記第２の定電圧回路の出力がゲートに接続されたｐＭＯＳトランジスタである第２のＭＯＳトランジスタと、
前記出力端子と前記電源との間に接続され、前記第１の定電圧回路の出力がゲートに接続されたｎＭＯＳトランジスタである第３のＭＯＳトランジスタと、を備え、
前記第１の定電圧は、前記出力電圧の目標値であるターゲット電圧と前記第３のＭＯＳトランジスタのしきい値電圧との和と同等か低く設定され、
前記第２の定電圧は、前記ターゲット電圧と前記第２のＭＯＳトランジスタのしきい値電圧との和よりも高く設定されていることを特徴とする。

本発明のさらに他の態様に係る電源回路は、電源電圧を降圧した電圧を出力する電源回路であって、
前記電源電圧を降圧した出力電圧を出力するための出力端子と、
定電圧を出力する定電圧回路と、
接地に一端が接続され、定電流が流れるようにゲートに固定電圧が印加された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端と前記出力端子との間に接続されたｐＭＯＳトランジスタである第２のＭＯＳトランジスタと、
前記出力端子と前記電源との間に接続され、前記定電圧回路の出力がゲートに接続されたｎＭＯＳトランジスタである第３のＭＯＳトランジスタと、
前記接地に一端が接続され、定電流が流れるようにゲートに前記固定電圧が印加された第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端および前記第２のＭＯＳトランジスタのゲートに 一端が接続され、ダイオード接続されたｐＭＯＳトランジスタである第５のＭＯＳトランジスタと、
前記第５のＭＯＳトランジスタの他端と前記定電圧回路の出力との間に接続され、ダイオード接続されたｎＭＯＳトランジスタである第６のＭＯＳトランジスタと、を備え、
前記第５のＭＯＳトランジスタのしきい値電圧は、前記第２のＭＯＳトランジスタのしきい値電圧以上に設定され、
前記第６のＭＯＳトランジスタのしきい値電圧は、前記第３のＭＯＳトランジスタのしきい値電圧以下に設定されていることを特徴とする。

本発明の一態様に係る電源回路によれば、消費電流を削減することができる。

以下、本発明を適用した各実施例について図面を参照しながら説明する。

図１は、本発明の一態様である実施例１に係る電源回路１００の構成の一例を示す回路図である。

図１に示すように、電源電圧Ｖｄｄを降圧した電圧Ｖｉｎｔｅｒｎａｌを出力する電源回路１００は、定電圧回路１と、第１のＭＯＳトランジスタ２と、第２のＭＯＳトランジスタ３と、第３のＭＯＳトランジスタ４と、出力端子５と、第１の分圧回路６と、第１の差動増幅回路７と、を備える。

定電圧回路１は、電圧Ｖｃｏｎに設定された定電圧を出力するようになっている。この定電圧回路１は、第１の定電圧用ＭＯＳトランジスタ１ａと、第２の定電圧用ＭＯＳトランジスタ１ｂと、定電圧用分圧回路１ｃと、定電圧用差動増幅回路１ｄと、を有する。

第１の定電圧用ＭＯＳトランジスタ１ａは、ここではｐＭＯＳトランジスタであり、電源と第３のＭＯＳトランジスタ４のゲートとの間に接続されている。

第２の定電圧用ＭＯＳトランジスタ１ｂは、ここではｎＭＯＳトランジスタであり、第３のＭＯＳトランジスタ４のゲートに一端が接続され、ダイオード接続されている。

この第２の定電圧用ＭＯＳトランジスタ１ｂのしきい値電圧は、例えば、第３のＭＯＳトランジスタ４のしきい値電圧と等しくなるように設定されている。これにより、第２の定電圧用ＭＯＳトランジスタ１ｂのソースの電位と、第３のＭＯＳトランジスタ４のソースの電位（出力電圧Ｖｉｎｔｅｒｎａｌ）とが等しくなるように設定することができる。

定電圧用分圧回路１ｃは、第２の定電圧用ＭＯＳトランジスタ１ｂの他端（ソース）と接地との間に接続されている。この定電圧用分圧回路１ｃは、抵抗値Ｒ１を有する分圧抵抗１ｃ１と、この分圧抵抗１ｃ１に直列に接続された抵抗値Ｒ２を有する分圧抵抗１ｃ２と、を有する。

この定電圧用分圧回路１ｃは、第２の定電圧用ＭＯＳトランジスタ１ｂと接地との間の電圧を、所定の分圧比Ｒ２/（Ｒ１＋Ｒ２）で分圧した分圧電圧Ｖａを出力するようになっている。

定電圧用差動増幅回路１ｄは、基準電圧Ｖｒｅｆが反転入力端子に入力されるとともに、分圧電圧Ｖａが非反転入力端子に入力され、第１の定電圧用ＭＯＳトランジスタ１ａのゲートに出力が接続されている。

この定電圧用差動増幅回路１ｄは、分圧電圧Ｖａが基準電圧Ｖｒｅｆよりも高い場合は、第１の定電圧用ＭＯＳトランジスタ１ａがオフするように信号を出力する。一方、この定電圧用差動増幅回路１ｄは、分圧電圧Ｖａが基準電圧Ｖｒｅｆよりも低い場合は、第１の定電圧用ＭＯＳトランジスタ１ａがオンするように信号を出力する。これにより、定電圧回路１は、一定の電圧Ｖｃｏｎを出力することができる。

また、第１のＭＯＳトランジスタ２は、ここではｎＭＯＳトランジスタであり、接地に一端（ソース）が接続され、定電流が流れるようにゲートに固定電圧Ｖｂｉａｓが印加されている。

第２のＭＯＳトランジスタ３は、ここではｎＭＯＳトランジスタであり、第１のＭＯＳトランジスタ２の他端（ドレイン）と電源との間に接続され、定電圧回路１の出力がゲートに接続されている。すなわち、第２のＭＯＳトランジスタ３は、ここではｎＭＯＳトランジスタであり、第１のＭＯＳトランジスタ２の他端（ドレイン）と出力端子５との間に接続されている。

第３のＭＯＳトランジスタ４は、ここではｐＭＯＳトランジスタであり、第１のＭＯＳトランジスタ２の他端（ドレイン）と電源との間で、第２のＭＯＳトランジスタと直列に接続されている。すなわち、第３のＭＯＳトランジスタ４は、ここではｎＭＯＳトランジスタであり、出力端子５と電源との間に接続され、定電圧回路１の出力がゲートに接続されている。

出力端子５は、第２のＭＯＳトランジスタ３と第３のＭＯＳトランジスタ４との間に接続され、電源電圧Ｖｄｄを降圧した出力電圧Ｖｉｎｔｅｒｎａｌを出力するようになっている。

第１の分圧回路６は、出力端子５と接地との間に接続されている。この第１の分圧回路６は、抵抗値Ｒ３を有する分圧抵抗６ａと、この分圧抵抗６ａに直列に接続された抵抗値Ｒ４を有する分圧抵抗６ｂと、を有する。

この第１の分圧回路６は、出力端子５の出力電圧Ｖｉｎｔｅｒｎａｌを第１の分圧比Ｒ４/（Ｒ３＋Ｒ４）で分圧した第１の分圧電圧Ｖ１を出力するようになっている。

第１の差動増幅回路７は、基準電圧Ｖｒｅｆが反転入力端子に入力されるとともに第１の分圧電圧Ｖ１が非反転入力端子に入力され、第２のＭＯＳトランジスタ３のゲートに出力が接続されている。

この第１の差動増幅回路７は、第１の分圧電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い場合は、第２のＭＯＳトランジスタ３がオンするように信号を出力する。これにより、式（１）に示す条件が満たされる場合、第２のＭＯＳトランジスタ３がオンとなり、第１のＭＯＳトランジスタ２にブリーダ電流が流れる。

Ｖｉｎｔｅｒｎａｌ×Ｒ４／(Ｒ３＋Ｒ４)＞Ｖｒｅｆ・・・（１）

一方、この第１の差動増幅回路７は、第１の分圧電圧Ｖ１が基準電圧Ｖｒｅｆよりも低い場合は、第２のＭＯＳトランジスタ３がオフするように信号を出力する。これにより、式（２）に示す条件が満たされる場合、第２のＭＯＳトランジスタ３がオフとなり、第１のＭＯＳトランジスタ２に流れるブリーダ電流が制限される。

Ｖｉｎｔｅｒｎａｌ×Ｒ４／(Ｒ３＋Ｒ４) ＜Ｖｒｅｆ・・・（２）

このように、第１の差動増幅回路７は、出力端子５の出力電圧Ｖｉｎｔｅｒｎａｌに応じて、第１のＭＯＳトランジスタ２に流れるブリーダ電流のオン／オフ制御を行うようになっている。

これにより、出力電圧Ｖｉｎｔｅｒｎａｌが或るしきい値よりも低い場合には、ブリーダ電流をカットして無駄な電流消費を抑制することができる。

ここで、図２は、本実施例１および従来の電源回路の出力電圧Ｖｉｎｔｅｒａｎｌと時間ｔとの関係を示す図である。なお、図２においては、電源回路の次段に接続されて出力電圧Ｖｉｎｔｅｒｎａｌが供給される次段回路の消費電流が、大きい場合、中程度の場合、小さい場合の３通りについて示している。

図２に示すように、次段回路の消費電流が小さい場合には、本実施例１の電源回路において、既述の式（１）に示す条件を満たす。したがって、実施例１の電源回路および従来の電源回路おいても、ブリーダ電流が流れるため到達電圧に差が生じない。

一方、次段回路の消費電流が大きい場合には、本実施例１の電源回路において、既述の式（２）に示す条件を満たす。したがって、本実施例１の電源回路では、ブリーダ電流が制限される。

これにより、出力電圧Ｖｉｎｔｅｒｎａｌの到達電圧には、本実施例１の電源回路と従来の電源回路との間に差が生じる。すなわち、本実施例１の電源回路の方が、従来の電源回路よりも、出力電圧Ｖｉｎｔｅｒｎａｌが高くなる。

また、次段回路の消費電流が中程度である場合、第２のＭＯＳトランジスタ３がオフならば式（１）に示す条件が成立し 、第２のＭＯＳトランジスタ３がオンならば式（２）に示す条件が成立し得る。

したがって、本実施例１の電源回路では、第２のＭＯＳトランジスタ３の状態がオン／オフを繰り返し、定常状態になると、式（３）に示す関係が成立すると考えられる。

なお、この場合も、本実施例１の電源回路の方が、従来の電源回路よりも、出力電圧Ｖｉｎｔｅｒｎａｌが高くなる。

Ｖｉｎｔｅｒｎａｌ×Ｒ４／(Ｒ３＋Ｒ４) ＝ Ｖｒｅｆ・・・（３）

このように、実施例１の電源回路１００は、従来の電源回路と比較して、出力電圧Ｖｉｎｔｅｒｎａｌが或る値よりも低い場合（次段回路の消費電流が大きい場合）には、ブリーダ電流をカットして無駄な電流消費を抑制することができる。

以上のように、本実施例に係る電源回路によれば、消費電流を削減することができる。

実施例１では、出力電圧Ｖｉｎｔｅｒｎａｌが或る値よりも低い場合に、ブリーダ電流をカットして消費電流の削減を図るための電源回路の構成の一例について述べた。

本実施例では、特に、より細かくブリーダ電流を制御するための電源回路の構成の例について述べる。

図３は、本発明の一態様である実施例２に係る電源回路２００の構成の一例を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。

図３に示すように、電源回路２００は、実施例１の電源回路１００と比較して、第４のＭＯＳトランジスタ２ａと、第５のＭＯＳトランジスタ３ａと、第６のＭＯＳトランジスタ２ｂと、第７のＭＯＳトランジスタ３ｂと、第２の差動増幅回路７ａと、第３の差動増幅回路７ｂと、をさらに備える。

第４のＭＯＳトランジスタ２ａは、ここではｎＭＯＳトランジスタであり、接地に一端（ソース）が接続され、定電流が流れるようにゲートに固定電圧Ｖｂｉａｓが印加されている。

第５のＭＯＳトランジスタ３ａは、ここではｎＭＯＳトランジスタであり、第４のＭＯＳトランジスタ２ａと出力端子５との間に接続されている。

第６のＭＯＳトランジスタ２ｂは、ここではｎＭＯＳトランジスタであり、接地に一端（ソース）が接続され、定電流が流れるようにゲートに固定電圧Ｖｂｉａｓが印加されている。

第７のＭＯＳトランジスタ３ｂは、ここではｎＭＯＳトランジスタであり、第６のＭＯＳトランジスタ２ｂと出力端子５との間に接続されている。

すなわち、直列に接続された第１のＭＯＳトランジスタ２と第２のＭＯＳトランジスタ３、直列に接続された第４のＭＯＳトランジスタ２ａと第５のＭＯＳトランジスタ３ａ、および、直列に接続された第６のＭＯＳトランジスタ２ｂと第７のＭＯＳトランジスタ３ｂが接地と出力端子５との間で並列に接続されている。

なお、例えば、電源回路２００の第１のＭＯＳトランジスタ２、第４のＭＯＳトランジスタ２ａ、第６のＭＯＳトランジスタ２ｂの駆動力の和は、実施例１の電源回路１００の第１のＭＯＳトランジスタ２の駆動力と同じになるようにしてもよい。これにより、電源回路１００と電源回路２００の最大ブリーダ電流を同じにすることができる。

ここで、第１の分圧回路２０６は、実施例１の第１の分圧回路６と同様に、出力端子５と接地との間に接続されている。この第１の分圧回路２０６は、抵抗値Ｒ３を有する分圧抵抗２０６ａと、抵抗値Ｒ４を有する分圧抵抗２０６ｂと、抵抗値Ｒ５を有する分圧抵抗２０６ｃと、抵抗値Ｒ６を有する分圧抵抗２０６ｄと、を有する。これらの分圧抵抗２０６ａ、２０６ｂ、２０６ｃ、２０６ｄは、出力端子５と接地との間で直列に接続されている。

この第１の分圧回路２０６は、出力端子５の出力電圧Ｖｉｎｔｅｒｎａｌを第１の分圧比（Ｒ４＋Ｒ５＋Ｒ６）/（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６）で分圧した第１の分圧電圧Ｖ１を出力するようになっている。さらに、第１の分圧回路２０６は、出力端子５の出力電圧Ｖｉｎｔｅｒｎａｌを第２の分圧比（Ｒ５＋Ｒ６）/（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６）で分圧した第２の分圧電圧Ｖ２を出力するようになっている。さらに、第１の分圧回路２０６は、出力端子５の出力電圧Ｖｉｎｔｅｒｎａｌを第３の分圧比Ｒ６/（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６）で分圧した第３の分圧電圧Ｖ３を出力するようになっている。

すなわち、この第１の分圧回路２０６は、複数の異なる分圧電圧を出力できるようになっている。

ここで、第１の差動増幅回路７は、実施例１と同様に、第１の分圧電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い場合は、第２のＭＯＳトランジスタ３がオンするように信号を出力する。これにより、式（４）に示す条件が満たされる場合、第２のＭＯＳトランジスタ３がオンとなり、第１のＭＯＳトランジスタ２にブリーダ電流が流れる。

Ｖｉｎｔｅｒｎａｌ×（Ｒ４＋Ｒ５＋Ｒ６）/（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６）＞Ｖｒｅｆ
・・・（４）

一方、この第１の差動増幅回路７は、実施例１と同様に、第１の分圧電圧Ｖ１が基準電圧Ｖｒｅｆよりも低い場合は、第２のＭＯＳトランジスタ３がオフするように信号を出力する。これにより、式（５）に示す条件が満たされる場合、第２のＭＯＳトランジスタ３がオフとなり、第１のＭＯＳトランジスタ２に流れるブリーダ電流が制限される。

Ｖｉｎｔｅｒｎａｌ×（Ｒ４＋Ｒ５＋Ｒ６）/（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６） ＜Ｖｒｅｆ
・・・（５）

また、第２の差動増幅回路７ａは、基準電圧Ｖｒｅｆが反転入力端子に入力されるとともに第２の分圧電圧Ｖ２が非反転入力端子に入力され、第５のＭＯＳトランジスタ３ａのゲートに出力が接続されている。

この第２の差動増幅回路７ａは、第２の分圧電圧Ｖ２が基準電圧Ｖｒｅｆよりも高い場合は、第５のＭＯＳトランジスタ３ａがオンするように信号を出力する。これにより、式（６）に示す条件が満たされる場合、第５のＭＯＳトランジスタ３ａがオンとなり、第４のＭＯＳトランジスタ２ａにブリーダ電流が流れる。

Ｖｉｎｔｅｒｎａｌ×（Ｒ５＋Ｒ６）/（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６)＞Ｖｒｅｆ・・・（６）

一方、この第２の差動増幅回路７ａは、第２の分圧電圧Ｖ２が基準電圧Ｖｒｅｆよりも低い場合は、第５のＭＯＳトランジスタ３ａがオフするように信号を出力する。これにより、式（７）に示す条件が満たされる場合、第５のＭＯＳトランジスタ３ａがオフとなり、第４のＭＯＳトランジスタ２ａに流れるブリーダ電流が制限される。

Ｖｉｎｔｅｒｎａｌ×（Ｒ５＋Ｒ６）/（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６）＜Ｖｒｅｆ・・・（７）

また、第３の差動増幅回路７ｂは、基準電圧Ｖｒｅｆが反転入力端子に入力されるとともに第３の分圧電圧Ｖ３が非反転入力端子に入力され、第７のＭＯＳトランジスタ３ｂのゲートに出力が接続されている。

この第３の差動増幅回路７ｂは、第３の分圧電圧Ｖ３が基準電圧Ｖｒｅｆよりも高い場合は、第７のＭＯＳトランジスタ３ｂがオンするように信号を出力する。これにより、式（８）に示す条件が満たされる場合、第７のＭＯＳトランジスタ３ｂがオンとなり、第６のＭＯＳトランジスタ２ｂにブリーダ電流が流れる。

Ｖｉｎｔｅｒｎａｌ×Ｒ６/（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６)＞Ｖｒｅｆ・・・（８）

一方、この第３の差動増幅回路７ｂは、第３の分圧電圧Ｖ３が基準電圧Ｖｒｅｆよりも低い場合は、第７のＭＯＳトランジスタ３ｂがオフするように信号を出力する。これにより、式（９）に示す条件が満たされる場合、第７のＭＯＳトランジスタ３ｂがオフとなり、第６のＭＯＳトランジスタ２ｂに流れるブリーダ電流が制限される。

Ｖｉｎｔｅｒｎａｌ×Ｒ６/（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６）＜Ｖｒｅｆ・・・（９）

上記構成を用いれば、出力電圧Ｖｉｎｔｅｒｎａｌが上昇するとともに、第２のＭＯＳトランジスタ３、第５のＭＯＳトランジスタ３ａ、第７のＭＯＳトランジスタ３ｂが順にオンとなり、ブリーダ電流も増加する。

このように、電源回路２００は、実施例１の電源回路１００よりも、ブリーダ電流を細かく制御することができる。

よって、本実施例２の電源回路２００は、実施例１の電源回路１００よりも細かく出力電圧Ｖｉｎｔｅｒｎａｌを制御しつつ、無駄な電流消費を減らすことができる。

本実施例ではブリーダを３系統に分割したが、同様にして、２系統に分割、または、さらに多くの系統に増やしてもよい。

以上のように、本実施例に係る電源回路によれば、消費電流を削減することができる。

実施例１、２では、出力電圧Ｖｉｎｔｅｒｎａｌが或る値よりも低い場合に、ブリーダ電流をカットして消費電流の削減を図るための電源回路の構成の例について述べた。

本実施例では、ブリーダ電流を制御するための電源回路の他の構成の例について述べる。

図４は、本発明の一態様である実施例３に係る電源回路３００の構成の一例を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。

図４に示すように、電源電圧Ｖｄｄを降圧した電圧Ｖｉｎｔｅｒｎａｌを出力する電源回路３００は、第１の定電圧回路３０１と、第２の定電圧回路３０２と、出力端子５と、第１のＭＯＳトランジスタ２と、第２のＭＯＳトランジスタ３０３と、第３のＭＯＳトランジスタ３０４と、を備える。

第１のＭＯＳトランジスタ２は、ここではｎＭＯＳトランジスタであり、接地に一端（ソース）が接続され、定電流が流れるようにゲートに固定電圧Ｖｂｉａｓが印加されている。

第２のＭＯＳトランジスタ３０３は、ｐＭＯＳトランジスタであり、第１のＭＯＳトランジスタ２の他端（ドレイン）と出力端子５との間に接続され、第２の定電圧回路３０２の出力がゲートに接続されている。この第２のＭＯＳトランジスタ３０３は、例えば、そのサイズが第４の定電圧用ＭＯＳトランジスタ３０２ｂのサイズよりも大きくなるように設計されている。

第３のＭＯＳトランジスタ３０４は、ｎＭＯＳトランジスタであり、出力端子５と電源との間に接続され、第１の定電圧回路３０１の出力がゲートに接続されている。この第３のＭＯＳトランジスタ３０４は、例えば、そのサイズが第２の定電圧用ＭＯＳトランジスタ３０１ｂのサイズよりも大きくなるように設計されている。

第１の定電圧回路３０１は、電圧Ｖｃｏｎ１に設定された第１の定電圧を出力するようになっている。なお、第１の定電圧は、出力電圧Ｖｉｎｔｅｒｎａｌの目標値（設定値）となるターゲット電圧Ｖｔａｒｇｅｔと、第３のＭＯＳトランジスタ３０４のしきい値電圧と、の和と同等か低く設定されている。

この第１の定電圧回路３０１は、実施例１の定電圧回路と同様に、例えば、第１の定電圧用ＭＯＳトランジスタ３０１ａと、第２の定電圧用ＭＯＳトランジスタ３０１ｂと、定電圧用分圧回路３０１ｃと、定電圧用差動増幅回路３０１ｄと、を有する。

第１の定電圧用ＭＯＳトランジスタ３０１ａは、ここではｐＭＯＳトランジスタであり、電源と第３のＭＯＳトランジスタ３０４のゲートとの間に接続されている。

第２の定電圧用ＭＯＳトランジスタ３０１ｂは、ここではｎＭＯＳトランジスタであり、第３のＭＯＳトランジスタ３０４のゲートに一端（ドレイン）が接続され、ダイオード接続されている。

この第２の定電圧用ＭＯＳトランジスタ３０１ｂのしきい値電圧は、例えば、第３のＭＯＳトランジスタ３０４のしきい値電圧と等しくなるように設定されている。これにより、第２の定電圧用ＭＯＳトランジスタ３０１ｂのソースの電位と、第３のＭＯＳトランジスタ３０４のソースの電位（出力電圧Ｖｉｎｔｅｒｎａｌ）とが等しくなるように設定することができる。

定電圧用分圧回路３０１ｃは、第２の定電圧用ＭＯＳトランジスタ３０１ｂの他端（ソース）と接地との間に接続されている。この定電圧用分圧回路３０１ｃは、抵抗値Ｒ１を有する分圧抵抗３０１ｃ１と、この分圧抵抗３０１ｃ１に直列に接続された抵抗値Ｒ２を有する分圧抵抗３０１ｃ２と、を有する。なお、抵抗値Ｒ１と抵抗値Ｒ２とは、例えば、第２の定電圧用ＭＯＳトランジスタ３０１ｂのソースの電位がターゲット電圧Ｖｔａｒｇｅｔと等しくなるように、選択される。

この定電圧用分圧回路３０１ｃは、第２の定電圧用ＭＯＳトランジスタ３０１ｂと接地との間の電圧を、所定の分圧比Ｒ２/（Ｒ１＋Ｒ２）で分圧した分圧電圧Ｖａ１を出力するようになっている。

定電圧用差動増幅回路３０１ｄは、基準電圧Ｖｒｅｆ１が反転入力端子に入力されるとともに、分圧電圧Ｖａ１が非反転入力端子に入力され、第１の定電圧用ＭＯＳトランジスタ３０１ａのゲートに出力が接続されている。

この定電圧用差動増幅回路３０１ｄは、分圧電圧Ｖａ１が基準電圧Ｖｒｅｆ１よりも高い場合は、第１の定電圧用ＭＯＳトランジスタ３０１ａがオフするように信号を出力する。一方、この定電圧用差動増幅回路３０１ｄは、分圧電圧Ｖａ１が基準電圧Ｖｒｅｆ１よりも低い場合は、第１の定電圧用ＭＯＳトランジスタ３０１ａがオンするように信号を出力する。これにより、第１の定電圧回路３０１は、一定の電圧Ｖｃｏｎ１を出力することができる。

第２の定電圧回路３０２は、電圧Ｖｃｏｎ２に設定された第２の定電圧を出力するようになっている。なお、第２の定電圧は、出力電圧Ｖｉｎｔｅｒｎａｌのターゲット電圧Ｖｔａｒｇｅｔと、第２のＭＯＳトランジスタ３０３のしきい値電圧と、の和に等しく設定されている。

この第２の定電圧回路３０２は、例えば、第３の定電圧用ＭＯＳトランジスタ３０２ａと、第４の定電圧用ＭＯＳトランジスタ３０２ｂと、定電圧用分圧回路３０２ｃと、定電圧用差動増幅回路３０２ｄと、を有する。

第３の定電圧用ＭＯＳトランジスタ３０２ａは、ここではｎＭＯＳトランジスタであり、接地と第２のＭＯＳトランジスタ３０３のゲートとの間に接続されている。

第４の定電圧用ＭＯＳトランジスタ３０２ｂは、ここではｐＭＯＳトランジスタであり、第２のＭＯＳトランジスタ３０３のゲートに一端（ドレイン）が接続され、ダイオード接続されている。

この第４の定電圧用ＭＯＳトランジスタ３０２ｂのしきい値電圧は、例えば、第２のＭＯＳトランジスタ３０３のしきい値電圧と等しくなるように設定されている。これにより、第４の定電圧用ＭＯＳトランジスタ３０２ｂのソースの電位と、第２のＭＯＳトランジスタ３０３のソースの電位（出力電圧Ｖｉｎｔｅｒｎａｌ）とが等しくなるように設定することができる。

定電圧用分圧回路３０２ｃは、第４の定電圧用ＭＯＳトランジスタ３０２ｂの他端（ソース）と接地との間に接続されている。この定電圧用分圧回路３０２ｃは、抵抗値Ｒ３ を有する分圧抵抗３０２ｃ１と、この分圧抵抗３０２ｃ１に直列に接続された抵抗値Ｒ４を有する分圧抵抗３０２ｃ２と、を有する。なお、抵抗値Ｒ３と抵抗値Ｒ４とは、例えば、第４の定電圧用ＭＯＳトランジスタ３０２ｂのソースの電位がターゲット電圧Ｖｔａｒｇｅｔと等しくなるように、選択される。

この定電圧用分圧回路３０２ｃは、第４の定電圧用ＭＯＳトランジスタ３０２ｂと電源との間の電圧を、所定の分圧比Ｒ４/（Ｒ３＋Ｒ４）で分圧した分圧電圧Ｖａ２を出力するようになっている。

定電圧用差動増幅回路３０２ｄは、基準電圧Ｖｒｅｆ２が反転入力端子に入力されるとともに、分圧電圧Ｖａ２が非反転入力端子に入力され、第３の定電圧用ＭＯＳトランジスタ３０２ａのゲートに出力が接続されている。

この定電圧用差動増幅回路３０２ｄは、分圧電圧Ｖａ２が基準電圧Ｖｒｅｆ２よりも高い場合は、第３の定電圧用ＭＯＳトランジスタ３０２ａがオンするように信号を出力する。一方、この定電圧用差動増幅回路３０２ｄは、分圧電圧Ｖａ２が基準電圧Ｖｒｅｆ２よりも低い場合は、第３の定電圧用ＭＯＳトランジスタ３０２ａがオフするように信号を出力する。

これにより、第２の定電圧回路３０２は、一定の電圧Ｖｃｏｎ２を出力することができる。

ここで、上記構成を有する電源回路３００は、出力電圧Ｖｉｎｔｅｒｎａｌがターゲット電圧Ｖｔａｒｇｅｔと一致したときに、第２のＭＯＳトランジスタ３０３と第３のＭＯＳトランジスタ３０４とが同時にオンし得る。この場合、第３のＭＯＳトランジスタ３０４、第２のＭＯＳトランジスタ３０３、第１のＭＯＳトランジスタ２に、貫通電流が流れてしまう。

そこで、出力電圧Ｖｉｎｔｅｒｎａｌが、ターゲット電圧Ｖｔａｒｇｅｔ近傍の或る範囲（以下、不感帯と呼ぶ）の電圧値である場合には、第２のＭＯＳトランジスタ３０３および第３のＭＯＳトランジスタ３０４がオフになるようにする必要がある。

以下、第２のＭＯＳトランジスタ３０３および第３のＭＯＳトランジスタ３０４がオフする該不感帯を設定するための条件について説明する。

（ａ）第３の定電圧用ＭＯＳトランジスタ３０２ａ、第４の定電圧用ＭＯＳトランジスタ３０２ｂ、定電圧用分圧回路３０２ｃ、および定電圧用差動増幅回路３０２ｄからなるフィードバックループにより、ノードＢの電圧がターゲット電圧Ｖｔａｒｇｅｔとなるように制御される。

したがって、第４の定電圧用ＭＯＳトランジスタ３０２ｂのしきい値電圧をＶｔｈ３０２ｂ(＜０Ｖ)とすると、電圧Ｖｃｏｎ２はターゲット電圧Ｖｔａｒｇｅｔとしきい値電圧Ｖｔｈ３０２ｂとの和となる。

このとき、第２のＭＯＳトランジスタ３０３のしきい値電圧をＶｔｈ３０３(＜０Ｖ)とすると、Ｖｔｈ３０２ｂ＝Ｖｔｈ３０３＋ΔＶ２となるように設定する。ここで、ΔＶ２は０Ｖよりも大きい電圧とする。

これにより、第２のＭＯＳトランジスタ３０３は、出力電圧Ｖｉｎｔｅｒｎａｌがターゲット電圧ＶｔａｒｇｅｔとΔＶ２との和よりも高ければオンする。

一方、第２のＭＯＳトランジスタ３０３は、出力電圧Ｖｉｎｔｅｒｎａｌがターゲット電圧ＶｔａｒｇｅｔとΔＶ２との和よりも低ければオフする。これにより、第１のＭＯＳトランジスタ２に流れるブリーダ電流を制限する。

つまり、Ｖｔａｒｇｅｔ＋ΔＶ２ ＞ Ｖｉｎｔｅｒｎａｌ ＞ Ｖｔａｒｇｅｔ を不感帯として、出力電圧Ｖｉｎｔｅｒｎａｌが制御される。

このように、実施例３の電源回路３００は、出力電圧Ｖｉｎｔｅｒｎａｌが或る値よりも低い場合（次段回路の消費電流が大きい場合）には、上述の貫通電流の発生を抑制しつつ、ブリーダ電流をカットして無駄な電流消費を抑制することができる。

なお、上記（ａ）の場合に代えて、（ｂ）第３のＭＯＳトランジスタのしきい値電圧が第２の定電圧用ＭＯＳトランジスタ３０１ｂのしきい値電圧よりも高くなるようにしてもよい。この場合も第２のＭＯＳトランジスタ３０３および第３のＭＯＳトランジスタ３０４がオフする該不感帯を設定することができる。

また、上記（ａ）の場合に代えて、（ｃ）分圧比Ｒ２／（Ｒ１＋Ｒ２）を大きくしてもよい。この場合も第２のＭＯＳトランジスタ３０３および第３のＭＯＳトランジスタ３０４がオフする該不感帯を設定することができる。

また、上記（ａ）の場合に代えて、（ｄ）分圧比Ｒ４／（Ｒ３＋Ｒ４）を小さくしてもよい。この場合も第２のＭＯＳトランジスタ３０３および第３のＭＯＳトランジスタ３０４がオフする該不感帯を設定することができる。

以上のように、本実施例に係る電源回路によれば、消費電流を削減することができる。

既述の実施例１ないし３では、出力電圧Ｖｉｎｔｅｒｎａｌが或る値よりも低い場合に、ブリーダ電流をカットして消費電流の削減を図るための電源回路の構成の一例について述べた。

本実施例では、出力電圧に関するフィードバックループを用いずに、ブリーダ電流を制御するための電源回路の構成の例について述べる。

図５は、本発明の一態様である実施例４に係る電源回路４００の構成の一例を示す回路図である。なお、実施例１、３と同様の符号を付された構成は、実施例１、３と同様の構成である。

図５に示すように、電源電圧Ｖｄｄを降圧した電圧Ｖｉｎｔｅｒｎａｌを出力する電源回路４００は、出力端子５と、定電圧回路３０１と、第１のＭＯＳトランジスタ２と、第２のＭＯＳトランジスタ３０３と、第３のＭＯＳトランジスタ３０４と、第４のＭＯＳトランジスタ４０１と、第５のＭＯＳトランジスタ４０２と、第６のＭＯＳトランジスタ４０３と、を備える。

定電圧回路３０１は、実施例３と同様に、電圧Ｖｃｏｎ１に設定された定電圧を出力するようになっている。

第１のＭＯＳトランジスタ２は、ここではｎＭＯＳトランジスタであり、接地に一端（ソース）が接続され、定電流が流れるようにゲートに固定電圧Ｖｂｉａｓが印加されている。

第２のＭＯＳトランジスタ３０３は、ｐＭＯＳトランジスタであり、第１のＭＯＳトランジスタ２の他端（ドレイン）と出力端子５との間に接続されている。

第３のＭＯＳトランジスタ３０４は、ｎＭＯＳトランジスタであり、出力端子５と電源との間に接続され、定電圧回路３０１の出力がゲートに接続されている。

第４のＭＯＳトランジスタ４０１は、ここではｎＭＯＳトランジスタであり、接地に一端（ソース）が接続され、定電流が流れるようにゲートに固定電圧Ｖｂｉａｓが印加されている。

第５のＭＯＳトランジスタ４０２は、ｐＭＯＳトランジスタであり、第４のＭＯＳトランジスタ４０１の他端（ドレイン）および第２のＭＯＳトランジスタのゲートに一端（ドレイン）が接続され、ダイオード接続されている。この第５のＭＯＳトランジスタ４０２のしきい値電圧は、第２のＭＯＳトランジスタ３０３のしきい値電圧以上に設定されている。

第６のＭＯＳトランジスタ４０３は、ｎＭＯＳトランジスタであり、第５のＭＯＳトランジスタ４０２の他端（ソース）と定電圧回路３０１の出力との間に接続され、ダイオード接続されている。この第６のＭＯＳトランジスタ４０３のしきい値電圧は、第３のＭＯＳトランジスタ３０４のしきい値電圧以下に設定されている。

ここで、以上のような構成を有する電源回路４００が無駄なブリーダ電流をカットするための条件および動作について説明する。

第３のＭＯＳトランジスタ３０４のしきい値電圧をＶｔｈ３０４とする。このとき、第６のＭＯＳトランジスタ４０３のしきい値電圧Ｖｔｈ４０３をＶｔｈ３０４−ΔＶ１に設定する。

また、第２のＭＯＳトランジスタ３０３のしきい値電圧をＶｔｈ３０３(＜０Ｖ)とする。このとき、第５のＭＯＳトランジスタ４０２のしきい値電圧Ｖｔｈ４０２をＶｔｈ３０３＋ΔＶ２に設定する。

また、第２のＭＯＳトランジスタ３０３と第３のＭＯＳトランジスタ３０４とが同時にオンして貫通電流が流れないように、ΔＶ１とΔＶ２の和が０Ｖよりも大きい値となるようにする。このとき、ノードＢの電圧（Ｖｃｏｎ２）は、ターゲット値ＶｔａｒｇｅｔよりもΔＶ１だけ高い電位となる。

したがって、ノードＢの電圧Ｖｃｏｎ２は、式（１０）のように表される。なお、式（１０）において、ΔV ＝ ΔＶ１ ＋ ΔＶ２とする。

Ｖｃｏｎ２＝Ｖｔａｒｇｅｔ−|Ｖｔｈ３０３|＋ΔＶ・・・（１０）

これにより、第２のＭＯＳトランジスタ３０３は、出力電圧Ｖｉｎｔｅｒｎａｌがターゲット電圧ＶｔａｒｇｅｔとΔVの和よりも高ければオンする。一方、第２のＭＯＳトランジスタ３０３は、出力電圧Ｖｉｎｔｅｒｎａｌがターゲット電圧ＶｔａｒｇｅｔとΔVの和よりも低ければオフする。

このように、実施例４の電源回路４００は、出力電圧Ｖｉｎｔｅｒｎａｌが或る値よりも低い場合（次段回路の消費電流が大きい場合）には、ブリーダ電流をカットして無駄な電流消費を抑制することができる。

なお、ノードＡの電位は、第５のＭＯＳトランジスタ４０２、第６のＭＯＳトランジスタ４０３のサブスレショルド電流によって上昇し得る。このため、ブリーダとして既述のように第４のＭＯＳトランジスタ４０１が設けられている。

なお、第５、６のＭＯＳトランジスタ４０２、４０３は、第３のＭＯＳトランジスタ３０４よりもサイズが小さくてもよい。したがって、第４のＭＯＳトランジスタ４０１に流れるブリーダ電流を非常に小さく制限することができる。

以上のように、本実施例に係る電源回路によれば、消費電流を削減することができる。

既述の実施例４では、出力電圧に関するフィードバックループを用いずに、出力電圧Ｖｉｎｔｅｒｎａｌが或る値よりも低い場合に、ブリーダ電流をカットして消費電流の削減を図るための電源回路の構成の一例について述べた。

本実施例５では、実施例４の構成を変形させた電源回路の構成の例について述べる。

図６は、本発明の一態様である実施例５に係る電源回路５００の構成の一例を示す回路図である。なお、実施例４と同様の符号を付された構成は、実施例４と同様の構成である。

図６に示すように、電源電圧Ｖｄｄを降圧した電圧Ｖｉｎｔｅｒｎａｌを出力する電源回路５００は、実施例４の電源回路４００と同様に、出力端子５と、定電圧回路３０１と、第１のＭＯＳトランジスタ２と、第２のＭＯＳトランジスタ３０３と、第３のＭＯＳトランジスタ３０４と、第４のＭＯＳトランジスタ４０１と、第５のＭＯＳトランジスタ４０２と、第６のＭＯＳトランジスタ４０３と、を備える。

ここで、第６のＭＯＳトランジスタ４０３は、実施例４の場合とは異なり、第５のＭＯＳトランジスタ４０２の他端（ソース）と電源との間に接続され、定電圧回路３０１の出力にゲートが接続されている。

このように第６のＭＯＳトランジスタ４０３を接続した場合も、電源回路５００は、実施例４と同様の動作をすることができる。

すなわち、第２のＭＯＳトランジスタ３０３は、出力電圧Ｖｉｎｔｅｒｎａｌがターゲット電圧ＶｔａｒｇｅｔとΔVの和よりも高ければオンする。一方、第２のＭＯＳトランジスタ３０３は、出力電圧Ｖｉｎｔｅｒｎａｌがターゲット電圧ＶｔａｒｇｅｔとΔVの和よりも低ければオフする。

このように、実施例５の電源回路５００は、出力電圧Ｖｉｎｔｅｒｎａｌが或る値よりも低い場合（次段回路の消費電流が大きい場合）には、ブリーダ電流をカットして無駄な電流消費を抑制することができる。

以上のように、本実施例に係る電源回路によれば、消費電流を削減することができる。

既述の実施例５では、実施例４の構成を変形させた電源回路の構成の例について述べた。

本実施例６では、実施例４の構成を変形させた電源回路の構成の他の例について述べる。

図７は、本発明の一態様である実施例６に係る電源回路６００の構成の一例を示す回路図である。なお、実施例４と同様の符号を付された構成は、実施例４と同様の構成である。

図７に示すように、電源電圧Ｖｄｄを降圧した電圧Ｖｉｎｔｅｒｎａｌを出力する電源回路６００は、実施例４の電源回路４００と同様に、出力端子５と、定電圧回路３０１と、第１のＭＯＳトランジスタ２と、第２のＭＯＳトランジスタ３０３と、第３のＭＯＳトランジスタ３０４と、第４のＭＯＳトランジスタ４０１と、第５のＭＯＳトランジスタ４０２と、を備える。

なお、実施例４の第６のＭＯＳトランジスタ４０３は、その機能が第２の定電圧用ＭＯＳトランジスタ３０１ｂに含められ、省略されている。

ここで、第３のＭＯＳトランジスタ３０４と第２の定電圧用ＭＯＳトランジスタ３０１ｂのしきい値電圧は等しく設定されている。すなわち、実施例４で説明したΔＶ１が０Ｖになっている。

したがって、第２のＭＯＳトランジスタ３０３と第３のＭＯＳトランジスタ３０４とが同時にオンして貫通電流が流れないように、第５のＭＯＳトランジスタ４０２のしきい値電圧は、第２のＭＯＳトランジスタ３０３のしきい値電圧よりも大きい(絶対値で小さい)値に設定する必要がある。すなわち、実施例４の説明で説明したΔＶ２を０Ｖよりも大きい値にしておく必要がある。

このように第６のＭＯＳトランジスタ４０３を省略した場合も、電源回路６００は、実施例４と同様の動作をすることができる。

すなわち、第２のＭＯＳトランジスタ３０３は、出力電圧Ｖｉｎｔｅｒｎａｌがターゲット電圧ＶｔａｒｇｅｔとΔVの和よりも高ければオンする。一方、第２のＭＯＳトランジスタ３０３は、出力電圧Ｖｉｎｔｅｒｎａｌがターゲット電圧ＶｔａｒｇｅｔとΔVの和よりも低ければオフする。

このように、実施例６の電源回路６００は、出力電圧Ｖｉｎｔｅｒｎａｌが或る値よりも低い場合（次段回路の消費電流が大きい場合）には、ブリーダ電流をカットして無駄な電流消費を抑制することができる。

以上のように、本実施例に係る電源回路によれば、消費電流を削減することができる。

実施例６では、実施例４の構成を変形させた電源回路の構成の一例について述べた。

本実施例７では、この実施例６の構成を変形させた電源回路の構成の例について述べる。

図８は、本発明の一態様である実施例７に係る電源回路７００の構成の一例を示す回路図である。なお、実施例１、６と同様の符号を付された構成は、実施例１、６と同様の構成である。

図８に示すように、電源電圧Ｖｄｄを降圧した電圧Ｖｉｎｔｅｒｎａｌを出力する電源回路７００は、出力端子５と、分圧回路６と、定電圧回路７０１と、第１のＭＯＳトランジスタ２と、第２のＭＯＳトランジスタ３０３と、第３のＭＯＳトランジスタ７０４と、第４のＭＯＳトランジスタ４０１と、第５のＭＯＳトランジスタ４０２と、差動増幅回路７０７と、を備える。

定電圧回路７０１は、定電圧用ＭＯＳトランジスタ７０１ａと、定電圧用分圧回路７０１ｃと、定電圧用差動増幅回路７０１ｄと、を有する。

定電圧用ＭＯＳトランジスタ７０１ａは、ここではｐＭＯＳトランジスタであり、電源と第５のＭＯＳトランジスタ４０２のソースとの間に接続されている。

定電圧用分圧回路７０１ｃは、定電圧用ＭＯＳトランジスタ７０１ａの一端（ドレイン）と接地との間に接続されている。この定電圧用分圧回路７０１ｃは、抵抗値Ｒ１を有する分圧抵抗７０１ｃ１と、この分圧抵抗７０１ｃ１に直列に接続された抵抗値Ｒ２を有する分圧抵抗７０１ｃ２と、を有する。なお、抵抗値Ｒ１と抵抗値Ｒ２とは、例えば、定電圧用ＭＯＳトランジスタ７０１ａのドレインの電位がターゲット電圧Ｖｔａｒｇｅｔと等しくなるように、選択される。

この定電圧用分圧回路７０１ｃは、定電圧用ＭＯＳトランジスタ７０１ａと接地との間の電圧を、所定の分圧比Ｒ２/（Ｒ１＋Ｒ２）で分圧した分圧電圧Ｖａを出力するようになっている。

定電圧用差動増幅回路７０１ｄは、基準電圧Ｖｒｅｆが反転入力端子に入力されるとともに、分圧電圧Ｖａが非反転入力端子に入力され、定電圧用ＭＯＳトランジスタ７０１ａのゲートに出力が接続されている。

この定電圧用差動増幅回路７０１ｄは、分圧電圧Ｖａが基準電圧Ｖｒｅｆよりも高い場合は、第１の定電圧用ＭＯＳトランジスタ７０１ａがオフするように信号を出力する。一方、この定電圧用差動増幅回路７０１ｄは、分圧電圧Ｖａが基準電圧Ｖｒｅｆよりも低い場合は、定電圧用ＭＯＳトランジスタ７０１ａがオンするように信号を出力する。これにより、定電圧回路７０１は、一定の電圧Ｖｃｏｎを出力するように動作する。したがって、第５のＭＯＳトランジスタ４０２のドレインの電位は、一定の電圧に維持される。

また、差動増幅回路７０７は、分圧電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い場合は、第１の定電圧用ＭＯＳトランジスタ７０１ａがオフするように信号を出力する。一方、この定電圧用差動増幅回路７０１ｄは、分圧電圧Ｖａが基準電圧Ｖｒｅｆよりも低い場合は、定電圧用ＭＯＳトランジスタ７０１ａがオンするように信号を出力する。

実施例６と同様に、第２のＭＯＳトランジスタ３０３は、出力電圧Ｖｉｎｔｅｒｎａｌが所定値よりも高ければオンする。一方、第２のＭＯＳトランジスタ３０３は、出力電圧Ｖｉｎｔｅｒｎａｌが所定値よりも低ければオフする。

このように、実施例７の電源回路７００は、出力電圧Ｖｉｎｔｅｒｎａｌが或る値よりも低い場合（次段回路の消費電流が大きい場合）には、ブリーダ電流をカットして無駄な電流消費を抑制することができる。

以上のように、本実施例に係る電源回路によれば、消費電流を削減することができる。

実施例７では、実施例６の構成を変形させた電源回路の構成の一例について述べた。

本実施例８では、この実施例７の構成を変形させた電源回路の構成の例について述べる。

図９は、本発明の一態様である実施例８に係る電源回路８００の構成の一例を示す回路図である。なお、実施例１、３、７と同様の符号を付された構成は、実施例１、３、７と同様の構成である。

図９に示すように、電源電圧Ｖｄｄを降圧した電圧Ｖｉｎｔｅｒｎａｌを出力する電源回路８００は、出力端子５と、分圧回路６と、定電圧回路３０２と、第１のＭＯＳトランジスタ２と、第２のＭＯＳトランジスタ３０３と、第３のＭＯＳトランジスタ７０４と、差動増幅回路７０７と、を備える。

上述のように、実施例３の第２の定電圧回路３０２と同じ符号が付された定電圧回路３０２は、実施例３の第２の定電圧回路３０２と同様の構成である。この定電圧を出力する定電圧回路３０２の出力は第２のＭＯＳトランジスタ３０３のゲートに接続されている。

以上のような構成を有する電源回路８００において、既述の実施例７と同様に、第２のＭＯＳトランジスタ３０３は、出力電圧Ｖｉｎｔｅｒｎａｌが所定値よりも高ければオンする。一方、第２のＭＯＳトランジスタ３０３は、出力電圧Ｖｉｎｔｅｒｎａｌが所定値よりも低ければオフする。

このように、実施例８の電源回路８００は、出力電圧Ｖｉｎｔｅｒｎａｌが或る値よりも低い場合（次段回路の消費電流が大きい場合）には、ブリーダ電流をカットして無駄な電流消費を抑制することができる。

以上のように、本実施例に係る電源回路によれば、消費電流を削減することができる。

本発明の一態様である実施例１に係る電源回路１００の構成の一例を示す回路図である。 本実施例１および従来の電源回路の出力電圧Ｖｉｎｔｅｒａｎｌと時間ｔとの関係を示す図である。 本発明の一態様である実施例２に係る電源回路２００の構成の一例を示す回路図である。 本発明の一態様である実施例３に係る電源回路３００の構成の一例を示す回路図である。 本発明の一態様である実施例４に係る電源回路４００の構成の一例を示す回路図である。 本発明の一態様である実施例５に係る電源回路５００の構成の一例を示す回路図である。 本発明の一態様である実施例６に係る電源回路６００の構成の一例を示す回路図である。 本発明の一態様である実施例７に係る電源回路７００の構成の一例を示す回路図である。 本発明の一態様である実施例８に係る電源回路８００の構成の一例を示す回路図である。

符号の説明

１ 定電圧回路
１ａ 第１の定電圧用ＭＯＳトランジスタ
１ｂ 第２の定電圧用ＭＯＳトランジスタ
１ｃ 定電圧用分圧回路
１ｃ１、１ｃ２ 分圧抵抗
１ｄ 定電圧用差動増幅回路
２ 第１のＭＯＳトランジスタ
２ａ 第４のＭＯＳトランジスタ
２ｂ第６のＭＯＳトランジスタ
３、３０３ 第２のＭＯＳトランジスタ
３ａ 第５のＭＯＳトランジスタ
３ｂ 第７のＭＯＳトランジスタ
４、３０４、７０４ 第３のＭＯＳトランジスタ
５ 出力端子
６、２０６ 第１の分圧回路
６ａ、６ｂ、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ 分圧抵抗
７ 第１の差動増幅回路
７ａ 第２の差動増幅回路
７ｂ 第３の差動増幅回路
１００、２００、３００、４００、５００、６００、７００、８００ 電源回路
３０１ 第１の定電圧回路
３０１ａ 第１の定電圧用ＭＯＳトランジスタ
３０１ｂ 第２の定電圧用ＭＯＳトランジスタ
３０１ｃ 定電圧用分圧回路
３０１ｄ 定電圧用差動増幅回路
３０２ 第２の定電圧回路
３０２ａ 第３の定電圧用ＭＯＳトランジスタ
３０２ｂ 第４の定電圧用ＭＯＳトランジスタ
３０２ｃ 定電圧用分圧回路
３０２ｄ 定電圧用差動増幅回路
４０１ 第４のＭＯＳトランジスタ
４０２ 第５のＭＯＳトランジスタ
４０３ 第６のＭＯＳトランジスタ
７０１ 定電圧回路
７０１ａ 定電圧用ＭＯＳトランジスタ
３０１ｃ 定電圧用分圧回路
３０１ｄ 定電圧用差動増幅回路
７０７ 差動増幅回路

Claims (5)

1. 電源電圧を降圧した電圧を出力する電源回路であって、
   定電圧を出力する定電圧回路と、
   接地に一端が接続され、定電流が流れるようにゲートに固定電圧が印加された第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタの他端と電源との間に接続され、前記定電圧回路の出力がゲートに接続された第２のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタの他端と前記電源との間で、前記第２のＭＯＳトランジスタと直列に接続された第３のＭＯＳトランジスタと、
   前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタとの間に接続され、前記電源電圧を降圧した出力電圧を出力するための出力端子と、
   前記出力端子の電圧を第１の分圧比で分圧した第１の分圧電圧を出力する第１の分圧回路と、
   基準電圧および前記第１の分圧電圧が入力され、前記第２のＭＯＳトランジスタのゲートに出力が接続された第１の差動増幅回路と、を備え、
   前記第１の差動増幅回路は、
   前記第１の分圧電圧が前記基準電圧よりも高い場合は、前記第２のＭＯＳトランジスタがオンするように信号を出力し、
   前記第１の分圧電圧が前記基準電圧よりも低い場合は、前記第２のＭＯＳトランジスタがオフするように信号を出力する
   ことを特徴とする電源回路。
2. 前記接地に一端が接続され、定電流が流れるようにゲートに固定電圧が印加された第４のＭＯＳトランジスタと、
   前記第４のＭＯＳトランジスタと前記出力端子との間に接続された第５のＭＯＳトランジスタと、
   前記第１の分圧回路が前記出力端子の電圧を前記第１の分圧比と異なる第２の分圧比で分圧し出力した第２の分圧電圧および前記基準電圧が入力され、前記第５のＭＯＳトランジスタのゲートに出力が接続された第２の差動増幅回路と、をさらに備え、
   前記第２の差動増幅回路は、
   前記第２の分圧電圧が前記基準電圧よりも高い場合は、前記第５のＭＯＳトランジスタがオンするように信号を出力し、
   前記第２の分圧電圧が前記基準電圧よりも低い場合は、前記第５のＭＯＳトランジスタがオフするように信号を出力する
   ことを特徴とする請求項１に記載の電源回路。
3. 電源電圧を降圧した電圧を出力する電源回路であって、
   前記電源電圧を降圧した出力電圧を出力するための出力端子と、
   第１の定電圧を出力する第１の定電圧回路と、
   第２の定電圧を出力する第２の定電圧回路と、
   接地に一端が接続され、定電流が流れるようにゲートに固定電圧が印加された第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタの他端と前記出力端子との間に接続され、前記第２の定電圧回路の出力がゲートに接続されたｐＭＯＳトランジスタである第２のＭＯＳトランジスタと、
   前記出力端子と前記電源との間に接続され、前記第１の定電圧回路の出力がゲートに接続されたｎＭＯＳトランジスタである第３のＭＯＳトランジスタと、を備え、
   前記第１の定電圧は、前記出力電圧の目標値であるターゲット電圧と前記第３のＭＯＳトランジスタのしきい値電圧との和と同等か低く設定され、
   前記第２の定電圧は、前記ターゲット電圧と前記第２のＭＯＳトランジスタのしきい値電圧との和よりも高く設定されている
   ことを特徴とする電源回路。
4. 電源電圧を降圧した電圧を出力する電源回路であって、
   前記電源電圧を降圧した出力電圧を出力するための出力端子と、
   定電圧を出力する定電圧回路と、
   接地に一端が接続され、定電流が流れるようにゲートに固定電圧が印加された第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタの他端と前記出力端子との間に接続されたｐＭＯＳトランジスタである第２のＭＯＳトランジスタと、
   前記出力端子と前記電源との間に接続され、前記定電圧回路の出力がゲートに接続されたｎＭＯＳトランジスタである第３のＭＯＳトランジスタと、
   前記接地に一端が接続され、定電流が流れるようにゲートに前記固定電圧が印加された第４のＭＯＳトランジスタと、
   前記第４のＭＯＳトランジスタの他端および前記第２のＭＯＳトランジスタのゲートに 一端が接続され、ダイオード接続されたｐＭＯＳトランジスタである第５のＭＯＳトランジスタと、
   前記第５のＭＯＳトランジスタの他端と前記定電圧回路の出力との間に接続され、ダイオード接続されたｎＭＯＳトランジスタである第６のＭＯＳトランジスタと、を備え、
   前記第５のＭＯＳトランジスタのしきい値電圧は、前記第２のＭＯＳトランジスタのしきい値電圧以上に設定され、
   前記第６のＭＯＳトランジスタのしきい値電圧は、前記第３のＭＯＳトランジスタのしきい値電圧以下に設定されている
   ことを特徴とする電源回路。
5. 前記定電圧回路は、
   前記電源と前記第３のＭＯＳトランジスタのゲートとの間に接続された第１の定電圧用ＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタのゲートに一端が接続され、ダイオード接続された第２の定電圧用ＭＯＳトランジスタと、
   前記第２の定電圧用ＭＯＳトランジスタの他端と前記接地との間に接続され、所定の分圧比で分圧した分圧電圧を出力する定電圧用分圧回路と、
   前記基準電圧および前記分圧電圧が入力され、前記第１の定電圧用ＭＯＳトランジスタのゲートに出力が接続された定電圧用差動増幅回路と、を有する
   ことを特徴とする請求項１または２に記載の電源回路。

Images