JP5470128B2 - 定電圧回路、コンパレータおよびそれらを用いた電圧監視回路 - Google Patents

Description

本発明は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた半導体集積回路に関する。

半導体集積回路において、電源電圧変動や温度変動によらない一定の電圧を生成する目的で、定電圧回路（基準電圧回路）が利用される。特許文献１、２には、ＭＯＳＦＥＴを利用した定電圧回路が開示される。図１は、比較技術に係る定電圧回路２００の構成を示す回路図である。定電圧回路２００は、電源端子と接地端子間に順にスタックされた第１トランジスタＭ１１および第２トランジスタＭ１２を備える。第１トランジスタＭ１１はデプレッション型のＮチャンネルＭＯＳＦＥＴであり、そのゲートソース間が接続されている。第２トランジスタＭ１２はエンハンスメント型のＮチャンネルＭＯＳＦＥＴであり、そのゲートドレイン間が接続されている。第１トランジスタＭ１１と第２トランジスタＭ１２の接続点Ｎ１には、比較的安定した基準電圧Ｖｒｅｆが発生する。

特開平６−０６７７４４号公報 特開２００２−１４０１２４号公報 特開平７−０９２２０３号公報

しかしながら図１の定電圧回路２００では、電源電圧変動にともない基準電圧Ｖｒｅｆが変動する、言い換えればＰＳＲＲ（電源電圧変動除去比）が低いという問題がある。

本発明は係る課題に鑑みてなされたものであり、そのある態様の目的のひとつは、高いＰＳＲＲを有する定電圧回路の提供にある。

本発明のある態様は定電圧回路に関する。定電圧回路は、基準電流を生成する定電流源と、その一端が定電流源と接続され、かつそのゲートソース間が接続されたデプレッション型の第１ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、その一端が第１ＭＯＳＦＥＴの他端と接続され、その他端が固定電圧端子と接続され、かつそのゲートドレイン間が接続されたエンハンスメント型の第２ＭＯＳＦＥＴと、その一端が定電流源と接続され、その他端が固定電圧端子と接続され、かつそのゲートが第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴの接続点と接続されたエンハンスメント型のＰチャンネルの第３ＭＯＳＦＥＴと、を備え、第３ＭＯＳＦＥＴのゲート電圧およびそのソース電圧の少なくとも一方に応じた電圧を出力する。

この態様によると、電源電圧変動によらずに安定した基準電圧を生成することができる。

本発明の別の態様は、第１電圧と第２電圧を比較し、比較結果を示す出力電圧を生成するコンパレータに関する。このコンパレータは、第１電圧、第２電圧がそれぞれ入力される差動対と、差動対にテイル電流を供給するテイル電流源と、差動対に接続される負荷回路と、定電流源および定電流源の経路上に設けられた出力トランジスタを含み、出力トランジスタのオンの程度が差動対を構成する一方のトランジスタに流れる電流に応じて変化するソースフォロアと、差動対を構成する一方のトランジスタと出力トランジスタの制御端子の間に挿入された定電圧素子と、を備える。

この態様によると、定電圧素子によって出力トランジスタのゲート電圧の変化幅を小さくすることができ、応答速度を高めることができる。

本発明のさらに別の態様は、監視対象の電圧を所定の基準電圧と比較する電圧監視回路に関する。電圧監視回路は、基準電圧を生成する上述の定電圧回路と、監視対象の電圧を基準電圧と比較する上述のコンパレータと、を備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る定電圧回路によれば、ＰＳＲＲを改善できる。

比較技術に係る定電圧回路の構成を示す回路図である。 図２（ａ）、（ｂ）は、第１の実施の形態に係る定電圧回路の構成を示す回路図である。 図３（ａ）〜（ｃ）は、定電圧回路の変形例を示す回路図である。 比較技術に係るコンパレータの構成を示す回路図である。 第２の実施の形態に係るコンパレータの構成を示す回路図である。 図５のコンパレータの動作を示すタイムチャートである。 定電圧回路およびコンパレータを備えた電源回路の構成を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

（第１の実施の形態）
図２（ａ）、（ｂ）は、第１の実施の形態に係る定電圧回路１００の構成を示す回路図である。定電圧回路１００は、電流源１０、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３を備える。

電流源１０は、基準電流Ｉｒｅｆを生成する。図２（ａ）、（ｂ）は、電流源１０の構成のみが異なっている。電流源１０の構成は後述する。

第１トランジスタＭ１は、デプレッション型のＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、その一端（ソース）が電流源１０と接続され、かつそのゲートソース間が接続される。

第２トランジスタＭ２は、エンハンスメント型のＰチャンネルＭＯＳＦＥＴであり、その一端（ソース）が第１トランジスタＭ１の他端（ドレイン）と接続され、その他端（ドレイン）が固定電圧端子（接地端子）と接続される。第２トランジスタＭ２のゲートドレイン間も接続されている。

第３トランジスタＭ３は、エンハンスメント型のＰチャンネルのＭＯＳＦＥＴであり、その一端（ソース）が電流源１０と接続され、その他端（ドレイン）が固定電圧端子（接地端子）と接続される。第３トランジスタＭ３のゲートは、第１トランジスタＭ１と第２トランジスタＭ２との接続点Ｎ１に接続されている。

定電圧回路１００は、ノードＮ１、Ｎ２に発生する電圧の少なくともひとつを、基準電圧Ｖｒｅｆとして出力する。
（１）第３トランジスタＭ３のゲートＮ１（第１トランジスタＭ１と第２トランジスタＭ２の接続ノード）の電圧Ｖｒｅｆ１
（２）第３トランジスタＭ３のソースＮ２（第１トランジスタＭ１と電流源１０の接続ノード）の電圧Ｖｒｅｆ２

以上が定電圧回路１００の基本構成である。
続いて電流源１０の構成を説明する。
図２（ａ）の電流源１０は、第４トランジスタＭ４、第７トランジスタＭ７および定電流源１２を含む。第４トランジスタＭ４および第７トランジスタＭ７はＰチャンネルＭＯＳＦＥＴであり、カレントミラー回路を構成する。第４トランジスタＭ４は、定電流源１２が生成する基準電流Ｉｒｅｆ’をコピーし、基準電流Ｉｒｅｆを生成する。

図２（ｂ）の電流源１０は、第５トランジスタＭ５、第６トランジスタＭ６を含む。第５トランジスタＭ５は、第１トランジスタＭ１と同一導電型のデプレッション型ＰチャンネルＭＯＳＦＥＴである。第６トランジスタＭ６は、第３トランジスタＭ３と同一導電型のデプレッション型ＰチャンネルＭＯＳＦＥＴである。第５トランジスタＭ５および第６トランジスタＭ６それぞれのゲートおよびソースは電源端子（Ｖｄｄ）と接続される。

第５トランジスタＭ５および第６トランジスタＭ６それぞれのドレインは共通に接続されており、この共通接続されたドレインから基準電流Ｉｒｅｆが出力される。この基準電流Ｉｒｅｆの一部の電流Ｉ_Ｍ１は第１トランジスタＭ１に流れ、残りの電流Ｉ_Ｍ３は第３トランジスタＭ３に流れる。第５トランジスタＭ５のトランジスタサイズ（ゲート幅Ｗ／ゲート長Ｌ）は、電流Ｉ_Ｍ１が流れるように設計により調整され、第６トランジスタＭ６のトランジスタサイズは、電流Ｉ_Ｍ３が流れるように設計により調整される。
図２（ｂ）の電流源１０は、構成がシンプルであり、素子数が少ないという利点を有する。なお電流源１０の構成は図２（ａ）、（ｂ）のそれらには限定されない。

以上が定電圧回路１００の構成である。続いてその動作を説明する。
第１トランジスタＭ１および第２トランジスタＭ２を含む経路には、基準電流Ｉｒｅｆの一部Ｉ_Ｍ１が流れる。その結果、接続ノードＮ１の電位Ｖｒｅｆ１は、
Ｖｒｅｆ＝Ｖｔｈ_Ｍ２ …（１）
に安定化される。ここでＶｔｈ_Ｍ２は、第２トランジスタＭ２のゲートソース間しきい値電圧である。

また第３トランジスタＭ３に基準電流Ｉｒｅｆの一部Ｉ_Ｍ３が流れることにより、接続ノードＮ２の電位Ｖｒｅｆ２は、
Ｖｒｅｆ２＝Ｖｒｅｆ１＋Ｖｔｈ_Ｍ３＝Ｖｔｈ_Ｍ２＋Ｖｔｈ_Ｍ３ …（２）
に安定化される。ここでＶｔｈ_Ｍ３は、第３トランジスタＭ３のゲートソース間しきい値電圧である。

図２（ａ）、（ｂ）の定電圧回路１００によれば、基準電流Ｉｒｅｆ１が一定に保たれるとき、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２として、それぞれ式（１）、（２）で与えられる値を安定的に得ることができる。

図２（ａ）、（ｂ）の定電圧回路１００の利点は、図１の定電圧回路２００との対比によって明確となる。図１の定電圧回路２００では、電源電圧Ｖｄｄが変動すると、第１トランジスタＭ１１のドレイン電圧が変動するため、第１トランジスタＭ１および第２トランジスタＭ２の動作点が電源電圧Ｖｄｄに応じて変化し、基準電圧Ｖｒｅｆが電源電圧Ｖｄｄの影響を受けて変化する。

これに対して図２（ａ）、（ｂ）の定電圧回路１００では、第３トランジスタＭ３が、接続ノードＮ２の電位、すなわち第１トランジスタＭ１のソース電圧を安定化させるクランプ素子として機能する。したがって電源電圧Ｖｄｄが変動しても、第１トランジスタＭ１および第２トランジスタＭ２の動作点が変化しないため、基準電圧Ｖｒｅｆ２およびＶｒｅｆ１が変動するのを抑制できる。すなわち定電圧回路１００によれば、図１の定電圧回路２００に比べて高いＰＳＲＲを得ることができる。

なお、第３トランジスタＭ３のトランジスタサイズは、第１トランジスタＭ１や第２トランジスタＭ２に比べて大きく設計することが望ましい。第３トランジスタＭ３のトランジスタサイズを大きくすることにより、そのドレインソース間電圧Ｖｄｓ_Ｍ３が小さくなる。その結果、電源電圧Ｖｄｄが低い状態においても、第１トランジスタＭ１のソース電圧として十分に高い電圧を確保することができる。

反対に十分に大きな電源電圧Ｖｄｄが利用できる場合には、所望の基準電圧Ｖｒｅｆ２の値を考慮して第３トランジスタＭ３のトランジスタサイズ、すなわち第３トランジスタＭ３のゲートソース間しきい値電圧Ｖｔｈ_Ｍ３を設計すればよい。

また定電圧回路１００では、すべてのトランジスタがＰチャンネルＭＯＳＦＥＴで構成される。ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴが混在する回路ではプロセスばらつきによって、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴの特性が別個にばらつくため、回路の動作点が変化するという問題がある。これに対して、ＰチャンネルＭＯＳＦＥＴのみで構成される図２（ａ）、（ｂ）の定電圧回路１００は、プロセスばらつきによって回路の動作点が変化しにくいという利点を有する。

また第５トランジスタＭ５と第１トランジスタＭ１のペア、第６トランジスタＭ６と第３トランジスタＭ３のペアをそれぞれ同一導電型のトランジスタで構成することにより、電源電圧変動や温度変動に対する基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２の安定性をさらに高めることができる。

図３（ａ）〜（ｃ）は、定電圧回路１００の変形例を示す回路図である。図３（ａ）の定電圧回路１００ａは、第１トランジスタＭ１および第２トランジスタＭ２がＮチャンネルＭＯＳＦＥＴで構成されており、その他は図２の定電圧回路１００と同様である。

図３（ｂ）の定電圧回路１００ｂは、第２トランジスタＭ２がＮチャンネルＭＯＳＦＥＴで構成されており、その他は図２の定電圧回路１００と同様である。

図３（ｃ）の定電圧回路１００ｃは、第１トランジスタＭ１がＮチャンネルＭＯＳＦＥＴで構成されており、その他は図２（ａ）、（ｂ）の定電圧回路１００と同様である。

図３（ａ）〜（ｃ）の定電圧回路１００ａ〜１００ｃによれば、図２（ａ）、（ｂ）の定電圧回路１００と同様に電源電圧Ｖｄｄおよび温度の変動に対して安定した基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を生成することができる。図３（ａ）〜（ｃ）の定電圧回路１００ａ〜１００ｃは、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとが混在しているため、プロセスばらつきが小さい半導体プロセスが利用可能な場合に有効である。

（第２の実施の形態）
続いて、第２実施の形態に係るコンパレータを説明する。
半導体集積回路において、２つの電圧の大小関係を比較する目的でコンパレータが利用される。

図４は、比較技術に係るコンパレータ４００の構成を示す回路図である。コンパレータ４００は、差動アンプ４０２と、ソースフォロア４０４を備える。差動アンプ４０２は、差動対４０６（Ｍ２１、Ｍ２２）、カレントミラー負荷４０８（Ｍ２３、Ｍ２４）およびテイル電流源２０を備える。
ソースフォロア４０４は、定電流源２２と出力トランジスタＭ２５を含む。トランジスタＭ２２のドレイン電圧は、出力トランジスタＭ２５のゲートに入力される。

図４のコンパレータ４００は、出力トランジスタＭ２５のゲート容量によって、応答速度が低下するという問題がある。すなわち、出力トランジスタＭ２５のゲート電圧Ｖｇは、２つの入力電圧ＩＮＡ、ＩＮＢの大小関係に応じて制御される。図４において、ゲート電圧Ｖｇの最大値は、電源電圧ＶｄｄとトランジスタＭ２４のドレインソース間電圧Ｖｄｓ_Ｍ２４の差（Ｖｄｄ−Ｖｄｓ_Ｍ２４）であり、ゲート電圧Ｖｇの最小値は、テイル電流源２０の両端間電圧ＶｂｉａｓとトランジスタＭ２２のドレインソース間電圧Ｖｄｓ_Ｍ２２の和（Ｖｂｉａｓ＋Ｖｄｓ_Ｍ２２）である。

したがって、図４のコンパレータ４００においては、出力トランジスタＭ２５のゲート電圧Ｖｇを、（Ｖｂｉａｓ＋Ｖｄｓ_Ｍ２２）から（Ｖｄｄ−Ｖｄｓ_Ｍ２４）の範囲で変化させる必要がある。出力トランジスタＭ２５のゲート容量が大きいと、ゲート電圧Ｖｇを（Ｖｂｉａｓ＋Ｖｄｓ_Ｍ２２）から（Ｖｄｄ−Ｖｄｓ_Ｍ２４）の間で遷移させるのに要する時間が長くなり、コンパレータ４００の応答性が低下する。

第２の実施の形態は係る状況に鑑みてなされたものであり、その例示的な目的のひとつは、応答速度を改善したコンパレータの提供にある。

図５は、第２の実施の形態に係るコンパレータ３００の構成を示す回路図である。コンパレータ３００は、第１電圧ＩＮＡと第２電圧ＩＮＢを比較し、比較結果を示す出力電圧ＯＵＴを生成する。

コンパレータ３００は、差動増幅器３０２およびソースフォロア３０４を備える。差動増幅器３０２は、第１電圧ＩＮＡ、第２電圧ＩＮＢがそれぞれ入力される差動対３０６（Ｍ２１、Ｍ２２）と、差動対３０６にテイル電流を供給するテイル電流源２０と、差動対３０６に接続される負荷回路３０８と、定電圧素子２４を備える。負荷回路３０８はトランジスタＭ２３、Ｍ２４を含むカレントミラー回路である。

ソースフォロア３０４は、定電流源２２と、定電流源２２の経路上に設けられた出力トランジスタＭ２５を含む。出力トランジスタＭ２５のゲートは、負荷回路３０８の一方のトランジスタＭ２４のドレインと接続される。出力トランジスタＭ２５のオンの程度は、差動対３０６を構成する一方のトランジスタＭ２２に流れる電流に応じて変化する。

図４のコンパレータ４００と比較して、図５のコンパレータ３００は定電圧素子２４を備える。定電圧素子２４は、差動対３０６を構成する一方のトランジスタＭ２２のドレインと出力トランジスタＭ２５の制御端子（ゲート）の間に挿入される。
図４において定電圧素子２４は、ゲートドレイン間が接続されたＰチャンネルＭＯＳＦＥＴである。この定電圧素子２４の両端間の電圧は、ＭＯＳＦＥＴのゲートソース間しきい値電圧Ｖｔｈ以上にクランプされる。定電圧素子２４としては、ＰチャンネルＭＯＳＦＥＴに代えて、ダイオードを利用してもよいし、その他の定電圧素子を利用してもよい。あるいは定電圧素子２４は、直列に接続されたＭＯＳＦＥＴとダイオードを含んでもよい。

以上がコンパレータ３００の構成である。続いてその動作を説明する。図６は、図５のコンパレータ３００の動作を示すタイムチャートである。図６には、あわせて図４のコンパレータ４００の動作が一点鎖線で示される。タイムチャートの上段は出力トランジスタＭ２５のゲート電圧Ｖｇを、下段は出力電圧ＯＵＴを示す。

実施の形態に係るコンパレータ３００の利点を明確化するために、はじめに一点鎖線を参照して図４のコンパレータ４００の動作を説明する。
初期状態（ｔ＜ｔ０）において、ＩＮＡ＜ＩＮＢが成り立っているものとする。このときトランジスタＭ２２側に電流が流れ、出力トランジスタＭ２５のゲート電圧Ｖｇは、その下限レベルＶＬ’≒Ｖｂｉａｓ＋Ｖｄｓ_Ｍ２２をとる。出力トランジスタＭ２５のゲートソース間電圧Ｖｇｓは、そのしきい値電圧Ｖｔｈｐより大きいため、出力トランジスタＭ２５はオンしており、出力電圧ＯＵＴはハイレベル（Ｖｄｄ）をとる。

時刻ｔ０にＩＮＡ＞ＩＮＢとなると、トランジスタＭ２１側に電流が流れ、トランジスタＭ２２側の電流が減少する。そうすると、ゲート電圧Ｖｇは時間とともに上昇し始める。時刻ｔ２に出力トランジスタＭ２５のゲートソース間電圧Ｖｇｓがそのしきい値電圧Ｖｔｈｐより小さくなると、出力トランジスタＭ２５がオフし、出力電圧ＯＵＴはローレベル（Ｖｇｎｄ）に遷移する。

つまり図４のコンパレータ４００では、入力電圧ＩＮＡとＩＮＢの関係が変化してから、遅延時間τ２の経過後に、出力電圧ＯＵＴのレベルが変化する。

続いて実線を参照して図５のコンパレータ３００の動作を説明する。
初期状態において、ＩＮＡ＜ＩＮＢが成り立っているものとする。このときトランジスタＭ２２側に電流が流れ、出力トランジスタＭ２５のゲート電圧Ｖｇは、その下限レベルＶＬ≒Ｖｂｉａｓ＋Ｖｄｓ_Ｍ２２＋Ｖｔｈをとる。つまりＩＮＡ＜ＩＮＢなる状態における出力トランジスタＭ２５のゲート電圧Ｖｇは、定電圧素子２４の両端間の電圧Ｖｔｈ分、図４のコンパレータ４００よりも高く保たれている。

時刻ｔ０にＩＮＡ＞ＩＮＢに変化すると、出力トランジスタＭ２５のゲート電圧Ｖｇが上昇し始め、遅延時間τ１経過後の時刻ｔ１に、出力トランジスタＭ２５のゲートソース間電圧Ｖｇｓがしきい値電圧Ｖｔｈｐよりも小さくなり、出力トランジスタＭ２５がオフする。その結果、出力電圧ＯＵＴはハイレベルからローレベルへと遷移する。

図４のコンパレータ４００では、トランジスタＭ２５をオフ状態からオン状態に遷移させるために、ゲート電圧Ｖｇを変化量ΔＶｇ’変化させる必要がある。これに対して、図５のコンパレータ３００では、ゲート電圧Ｖｇの変化量ΔＶは、図４のコンパレータ４００よりも小さくて済む。その結果、入力電圧ＩＮＡ、ＩＮＢの大小関係が変化してから、出力電圧ＯＵＴが変化するまでの遅延時間を短縮することができ、コンパレータ３００の応答速度を高めることができる。

なお実施の形態では、差動対３０６がＮチャンネルＭＯＳＦＥＴである場合を説明したが、本発明はＰチャンネルＭＯＳＦＥＴの差動対３０６を備えるコンパレータにも適用可能である。

最後に、第１の実施の形態に係る定電圧回路１００および第２の実施の形態に係るコンパレータ３００の好適なアプリケーションの一例を説明する。

図７は、定電圧回路１００およびコンパレータ３００を備えた電源回路５００の構成を示す回路図である。電源回路５００はスイッチングレギュレータを含む。この電源回路５００は、スイッチングレギュレータ５０２と、過電流保護回路（ＯＣＰ）５０４を備える。スイッチングレギュレータ５０２は、制御部５０６、トランジスタＭ３１、Ｍ３２、インダクタＬ１、キャパシタＣ１を備える。スイッチングレギュレータ５０２の構成は一般的なものであるから説明を省略する。制御部５０６は、出力電圧Ｖｏｕｔが一定となるようにトランジスタＭ３１、Ｍ３２のスイッチングのデューティ比をパルス幅変調やパルス周波数変調を利用して制御する。

過電流保護回路５０４は、インダクタＬ１に流れる電流Ｉ_Ｌ１に応じた電圧Ｖ_Ｌ１を所定のしきい値電圧Ｖｒｅｆと比較し、過電流状態か否かを示す信号ＯＣＰを生成する電圧監視回路である。制御部５０６は信号ＯＣＰが過電流状態を示すときトランジスタＭ３１、Ｍ３２のスイッチングを停止する。過電流保護回路５０４は、第１の実施の形態に係る定電圧回路１００と、第２の実施の形態に係るコンパレータ３００を備える。

この構成によれば、定電圧回路１００によって安定した基準電圧Ｖｒｅｆを生成することができるため、正確な過電流保護を行うことができる。また応答速度の速いコンパレータ３００を用いているため、迅速な過電流保護を行うことができる。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、Ｍ７…第７トランジスタ、１０…電流源、１２…定電流源、２０…テイル電流源、２２…定電流源、２４…定電圧素子、Ｍ２５…出力トランジスタ、１００…定電圧回路、３００…コンパレータ、３０２…差動増幅器、３０４…ソースフォロア、３０６…差動対、３０８…カレントミラー負荷。

Claims (10)

1. 基準電流を生成する電流源と、
   その一端が前記電流源と接続され、かつそのゲートソース間が接続されたデプレッション型の第１ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
   その一端が前記第１ＭＯＳＦＥＴの他端と接続され、その他端が固定電圧端子と接続され、かつそのゲートドレイン間が接続されたエンハンスメント型の第２ＭＯＳＦＥＴと、
   その一端が前記電流源と接続され、その他端が前記固定電圧端子と接続され、かつそのゲートが前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴの接続点と接続されたエンハンスメント型のＰチャンネルの第３ＭＯＳＦＥＴと、
   を備え、前記第３ＭＯＳＦＥＴのゲート電圧およびそのソース電圧の少なくとも一方に応じた電圧を出力することを特徴とする定電圧回路。
2. 前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴは、ＰチャンネルＭＯＳＦＥＴであることを特徴とする請求項１に記載の定電圧回路。
3. 前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴは、ＮチャンネルＭＯＳＦＥＴであることを特徴とする請求項１に記載の定電圧回路。
4. 前記第１ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであり、前記第２ＭＯＳＦＥＴはＮチャンネルＭＯＳＦＥＴであることを特徴とする請求項１に記載の定電圧回路。
5. 前記第１ＭＯＳＦＥＴはＮチャンネルＭＯＳＦＥＴであり、前記第２ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであることを特徴とする請求項１に記載の定電圧回路。
6. 前記電流源は、
   そのゲートおよびソースが固定電圧端子と接続された、前記第１ＭＯＳＦＥＴと同一導電型の第５ＭＯＳＦＥＴと、
   そのゲートおよびソースが前記固定電圧端子と接続された、前記第３ＭＯＳＦＥＴと同一導電型の第６ＭＯＳＦＥＴと、
   を含み、前記第５、第６ＭＯＳＦＥＴの共通に接続されたドレインから前記基準電流を出力することを特徴とする請求項１から５のいずれかに記載の定電圧回路。
7. 第１電圧と第２電圧を比較し、比較結果を示す出力電圧を生成するコンパレータであって、
   前記第１電圧、第２電圧がそれぞれ入力される差動対と、
   前記差動対にテイル電流を供給するテイル電流源と、
   前記差動対に接続される負荷回路と、
   電流源および前記電流源の経路上に設けられた出力トランジスタを含み、前記出力トランジスタのオンの程度が前記差動対を構成する一方のトランジスタに流れる電流に応じて変化するソースフォロアと、
   前記差動対を構成する前記一方のトランジスタと前記出力トランジスタの制御端子の間に挿入された定電圧素子と、
   を備えることを特徴とするコンパレータ。
8. 前記定電圧素子は、ゲートドレイン間が接続されたＭＯＳＦＥＴを含むことを特徴とする請求項７に記載のコンパレータ。
9. 前記定電圧素子は、ダイオードを含むことを特徴とする請求項７に記載のコンパレータ。
10. 監視対象の電圧を所定の基準電圧と比較する電圧監視回路であって、
    前記基準電圧を生成する請求項１から６のいずれかに記載の定電圧回路と、
    前記監視対象の電圧を前記基準電圧と比較する請求項７から９のいずれかに記載のコンパレータと、
    を備えることを特徴とする電圧監視回路。

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