KR101720129B1 - 피모스 트랜지스터 저항 - Google Patents

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KR101720129B1
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Abstract

본 발명에 따른 피모스 트랜지스터 저항은, 제 1 노드와 제 2 노드 사이에 서로 대칭적으로 연결된 피모스 트랜지스터쌍, 상기 제 1 노드의 전압 및 상기 제 2 노드의 전압을 비교하여, 상기 제 1 노드의 전압 및 상기 제 2 노드의 전압 중 어느 하나를 출력하는 스위칭부, 및 저항 값을 일정하게 유지하기 위하여 상기 스위칭부의 출력을 입력받아 상기 피모스 트랜지스터쌍에 흐르는 전류를 제어하는 부궤환부를 포함한다. 본 발명의 실시 예에 따른 피모스 트랜지스터 저항은, 구조적으로 대칭인 피모스 트랜지스터쌍을 이용함으로써, 인가되는 전압의 크기에 상관없이 저항 값을 일정하게 유지할 수 있다.

Description

피모스 트랜지스터 저항{PMOS RESISTOR}
본 발명은 피모스 트랜지스터 저항에 관한 것이다.
직접회로에서 폴리(poly) 저항을 사용하여 메가 옴(Mohm) 이상의 저항을 구현하면, 면적 소비가 큰 단점을 갖는다. 이러한 문제점을 해결하고자 PMOS(p-channel metal-oxide-semiconductor field-effect transistor)에 부궤환을 걸어서 적은 면적을 차지하면서도, 큰 저항값을 얻는 방법에 대한 연구가 진행되고 있다.
본 발명의 목적은 인가되는 전압의 크기에 따라 저항 특성이 크게 변하지 않는 PMOS 저항을 제공하는데 있다.
본 발명의 실시 예에 따른 피모스 트랜지스터 저항은, 제 1 노드와 제 2 노드 사이에 서로 대칭적으로 연결된 피모스 트랜지스터쌍, 상기 제 1 노드의 전압 및 상기 제 2 노드의 전압을 비교하여, 상기 제 1 노드의 전압 및 상기 제 2 노드의 전압 중 어느 하나를 출력하는 스위칭부, 및 저항 값을 일정하게 유지하기 위하여 상기 스위칭부의 출력을 입력받아 상기 피모스 트랜지스터쌍에 흐르는 전류를 제어하는 부궤환부를 포함한다.
실시 예에 있어서, 상기 피모스 트랜지스터쌍은, 상기 제 1 노드와 상기 제 2 노드 사이에 연결된 제 1 피모스 트랜지스터, 및 상기 제 1 노드와 상기 제 2 노드 사이에 연결된 제 2 피모스 트랜지스터를 포함하고, 상기 제 1 피모스 트랜지스터의 게이트와 상기 제 2 피모스 트랜지스터의 게이트는 서로 연결된다.
실시 예에 있어서, 상기 제 1 피모스 트랜지스터의 바디는 상기 제 2 노드에 연결되고, 상기 제 2 피모스 트랜지스터의 바디는 상기 제 1 노드에 연결된다.
실시 예에 있어서, 상기 제 1 및 제 2 피모스 트랜지스터들의 바디들은, N-웰이다.
실시 예에 있어서, 상기 스위칭부는 상기 제 1 노드의 전압 및 상기 제 2 노드의 전압 중 큰 것을 출력한다.
실시 예에 있어서, 상기 스위칭부는, 상기 제 1 노드의 전압 및 상기 제 2 노드의 전압을 비교하여 제어 신호를 생성하는 비교기, 상기 제어 신호에 응답하여 상기 제 1 노드의 전압 및 상기 제 2 노드의 전압 중 어느 하나를 출력하는 스위치, 및 상기 스위치의 출력을 버퍼링하는 버퍼를 포함한다.
실시 예에 있어서, 상기 제어 신호는, 상기 제 1 노드의 전압이 상기 제 2 노드의 전압보다 클 때 하이 레벨을 갖고, 상기 제 2 노드의 전압이 상기 제 1 노드의 전압보다 클 때 로우 레벨을 갖는다.
실시 예에 있어서, 상기 부궤환부는, 상기 스위칭부의 출력단과 제 4 노드 사이에 연결된 기준 저항, 상기 스위칭부의 출력단과 제 5 노드 사이에 연결된 제 3 피모스 트랜지스터, 상기 제 4 노드와 접지단 사이에 연결된 제 1 전류원, 상기 제 5 노드와 상기 접지단 사이에 연결된 제 2 전류원, 및 상기 제 4 노드의 전압과 상기 제 5 노드의 전압을 입력받아 연산하여 제 6 노드로 출력하는 동작 증폭기를 포함하고, 상기 제 6 노드는 상기 제 1 내지 제 3 피모스 트랜지스터들의 게이트들에 연결된다.
실시 예에 있어서, 상기 제 1 내지 제 3 피모스 트랜지스터들의 크기는 동일하다.
실시 예에 있어서, 상기 제 4 노드의 전압과 상기 제 5 노드의 전압이 동일할 때, 상기 제 1 내지 3 피모스 트랜지스터들 각각의 드레인-소스 저항(RPMOS)은,
Figure 112010084365999-pat00001
을 만족하고, 여기서, Rref는 상기 기준 저항의 저항 값이고, Iref1은 상기 제 1 전류원에 흐르는 전류 값이고, Iref2는 상기 제 2 전류원에 흐르는 전류 값이다.
실시 예에 있어서, 상기 피모스 트랜지스터 저항의 저항 값은, 상기 제 1 노드 및 상기 제 2 노드에서 바라본 저항 값이다.
실시 예에 있어서, 상기 피모스 트랜지스터 저항의 저항 값은, 상기 제 1 피모스 트랜지스터의 드레인-소스 저항 및 상기 제 2 피모스 트랜지스터의 드레인-소스 저항이 병렬 연결된 저항 값이다.
상술한 바와 같이 본 발명의 실시 예에 따른 피모스 트랜지스터 저항은, 구조적으로 대칭인 피모스 트랜지스터쌍을 이용함으로써, 인가되는 전압의 크기에 상관없이 저항 값을 일정하게 유지할 수 있다.
도 1은 일반적인 PMOS 저항을 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 PMOS 저항을 보여주는 도면이다.
도 3은 본 발명의 PMOS 저항과 일반적인 PMOS 저항 사이에 입력 전압의 크기에 따른 저항 특성 변화를 비교하는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 일반적인 PMOS 저항(100)을 보여주는 도면이다. 도 1을 참조하면, PMOS 저항(100)은 피모스 트랜지스터(101), 전압원(102), 버퍼(103), 저항(104), 트랜지스터(105), 제 1 및 제 2 전류원들(106, 107), 및 동작 증폭기(108)를 포함한다.
일반적인 PMOS 저항(100)은 부궤환을 통해서 피모스 트랜지스터(101)의 드레인(N1)으로 아주 적은 전류를 흐르도록 피모스 트랜지스터(101)의 소스(N2)와 게이트(N6) 사이의 전압을 제어함으로써, 일정한 MOSFET(metal oxide semiconductor field-effect transistor) 저항을 구현할 수 있다.
그런데, 일반적인 PMOS 저항(100)은 아래의 두 가지의 문제점을 갖는다.
첫째로, 피모스 트랜지스터(101)의 드레인(N1)의 전압이 소스(N2)보다 높을 때, 피모스 트랜지스터(101)의 드레인(N1)은, 더 이상 피모스 트랜지스터(101)의 드레인으로서 동작하지 않고 소스로 동작한다. 이때, 피모스 트랜지스터(101)에 흐르는 전류는, 소스로 동작하는 피모스 트랜지스터(101)의 드레인(N1)과 게이트(N6) 사이의 전압에 의해서 결정된다. 즉, 피모스 트랜지스터(101)의 드레인(N1)에 인가되는 전압에 따라 흐르는 전류가 가변된다. 특히, 피모스 트랜지스터(101)에 많은 전류가 흐르게 됨으로써, PMOS 저항(100)은 더 이상 큰 저항 성분을 갖지 못한다. 게다가, 부궤환은 피모스 트랜지스터(101)에 흐르는 전류를 제어하지 못한다.
둘째로, 피모스 트랜지스터(101)의 드레인(N1)의 전압이 소스(N2)의 전압보다 높을 때, 드레인 전압이 버퍼(103)로 입력된다. 피모스 트랜지스터(101)의 게이트(N6)의 전압이 제어되더라도, 버퍼(103)에 입력된 드레인 전압 때문에 PMOS 저항(100)의 저항 특성은, 피모스 트랜지스터(101)의 드레인(N1)의 전압이 소스(N2)의 전압보다 낮을 때의 저항 특성과 다르다. 이는 피모스 트랜지스터(101)의 소스(N2)가, 물리적으로 바디(body)인 N-웰(N-Well)에 연결되기 때문이다. 즉, 드레인 전압을 기준으로 부궤환 동작이 수행되더라도, PMOS 저항(100)에서 가장 높은 전압에 연결되어야 할 N-웰(N-Well)이 낮은 전압에 연결된다. 이 때문에, 바디-효과(body effect)가 크게 유발된다.
정리하면, 일반적인 PMOS 저항(100)은 피모스 트랜지스터(101)의 드레인(N1)에 인가되는 전압에 따라 서로 다른 저항 특성 갖고, 저항 성능도 일정하지 않다.
본 발명의 실시 예에 따른 PMOS 저항은, 인가되는 전압에 상관없이 피모스 트랜지스터의 바디인 N-웰에 높은 전압을 연결함으로써, 일정한 저항 특성을 갖도록 구현된다.
도 2는 본 발명의 실시 예에 따른 PMOS 저항(200)을 보여주는 도면이다. 도 2를 참조하면, PMOS 저항(200)은, PMOS 쌍(210), 스위칭부(220), 및 부궤환부(230)를 포함한다.
PMOS 쌍(210)은, 제 1 피모스 트랜지스터(211) 및 제 2 피모스 트랜지스터(212)를 포함한다. 제 1 피모스 트랜지스터(211) 및 제 2 피모스 트랜지스터(212)는 구조적으로 대칭을 이루도록 구현된다. 즉, 제 1 피모스 트랜지스터(211)의 소스는 제 2 피모스 트랜지스터(212)의 드레인에 연결되고, 제 1 피모스 트랜지스터(211)의 드레인은 제 2 피모스 트랜지스터(212)의 소스에 연결된다.
제 1 피모스 트랜지스터(211)는 제 1 노드(ND1)에 연결된 드레인, 제 2 노드(ND2)에 연결된 소스, 및 제 6 노드(ND6)에 연결된 게이트를 갖는다. 제 1 피모스 트랜지스터(211)의 바디는 소스에 연결된다. 여기서, 제 1 피모스 트랜지스터(211)의 바디는 N-웰일 수 있다.
제 2 피모스 트랜지스터(211)는 제 2 노드(ND2)에 연결된 드레인, 제 1 노드에 연결된 소스, 및 제 6 노드(ND6)에 연결된 게이트를 갖는다. 제 2 피모스트랜지스터(212)의 바디는 소스에 연결된다 여기서, 제 2 피모스 트랜지스터(212)의 바디는 N-웰일 수 있다.
PMOS 쌍(210)은, 대칭적으로 구성된 제 1 및 제 2 피모스 트랜지스터들(211, 212)로 구현됨으로써, 제 1 노드(ND1)에서 바라보는 등가 회로와, 제 2 노드(ND2)에서 바라보는 등가 회로가 서로 동일하다. 이로 인하여, 바디 효과를 포함한 모든 효과가 대칭적으로 나타난다. 또한, 제 1 노드(ND1) 및 제 2 노드(ND2)에 다양한 전압이 인가되더라도, PMOS 쌍(210)은 일정한 저항 특성을 갖는다.
스위칭부(220)는 제 1 노드(ND1)의 전압과 제 2 노드(ND2)의 전압을 비교하여, 부궤환 여부를 결정한다. 스위칭부(220)는 비교기(221), 스위치(222), 및 버퍼(223)를 포함한다.
비교기(221)는 정입력단(+)으로 제 1 노드(ND1)의 전압을 입력받고, 부입력단(-)으로 제 2 노드(ND2)의 전압을 입력받고, 제 1 노드(ND1)의 전압과 제 2 노드(ND2)의 전압을 비교하여 제어 신호(CTRL)를 생성한다.
예를 들어, 제어 신호(CTRL)는 제 1 노드(ND1)의 전압이 제 2 노드(ND2)의 전압보다 클 때, 하이 레벨(H)을 갖는다. 반면에, 제어 신호(CTRL)은 제 1 노드(ND1)의 전압이 제 2 노드(ND2)의 전압보다 크지 않을 때, 로우 레벨(L)을 갖는다. 여기서, 하이 레벨(H)은 전원전압에 대응되고, 로우 레벨(L)은 접지전압에 대응할 수 있다.
스위치(222)는 제어 신호(CTRL)에 응답하여 제 1 노드(ND1)의 전압을 출력할 지 혹은 제 2 노드(ND2)의 전압을 출력할지를 스위칭한다. 예를 들어, 하이 레벨(H)의 제어 신호(CTRL)가 입력될 때, 스위치(222)는 제 1 노드(ND1)의 전압을 출력한다. 반면에, 로우 레벨(L)의 제어 신호(CTRL)가 입력될 때, 스위치(222)는 제 2 노드(ND2)의 전압을 출력한다.
버퍼(223)는 스위치(222)로부터 출력되는 제 1 노드(ND1)의 전압 혹은 제 2 노드(ND2)의 전압을 입력받아 잠시 버퍼링한다.
스위칭부(220)는 제 1 노드(ND1)의 전압과 제 2 노드(ND2)의 전압 중에서 높은 전압을 부궤환부(230)에 전달한다.
부궤환부(230)는 스위칭부(220)의 출력 전압을 입력받아 PMOS 쌍(210)의 제 1 및 제 2 피모스 트랜지스터들(211, 212)의 소스-게이트 전압들을 부궤환을 통하여 제어한다. 실시 예에 있어서, 부궤환부(230)는 제 1 및 제 2 피모스 트랜지스터들(211, 212)의 게이트들에 연결된 제 6 노드(ND6)의 전압을 제어한다.
부궤환부(230)는 기준 저항(231), 제 3 피모스 트랜지스터(232), 제 1 및 제 2 전류원들(233, 234), 및 동작 증폭기(235)를 포함한다.
기준 저항(231)은 스위칭부(22)의 버퍼(222)의 출력단과 제 4 노드(ND4)에 연결되고, 제 3 피모스 트랜지스터(232)는 제 스위칭부(222)의 출력단과 제 5 노드(ND5) 사이에 연결되고, 제 1 전류원(233)은 제 4 노드(ND4)와 접지단(GND) 사이에 연결되고, 제 2 전류원(234)은 제 5 노드(ND5)와 접지단(GND) 사이에 연결된다. 동작 증폭기(235)는 제 4 노드(ND4)에 연결된 부입력단(-), 제 5 노드(ND5)에 연결된 정입력단(+), 및 제 6 노드(ND6)에 연결된 출력단을 포함한다. 여기서, 제 6 노드(ND6)은 제 3 피모스 트랜지스터(232)의 게이트에 연결된다.
아래에서는 부궤환부(230)의 저항 값 제어 방법을 설명하도록 하겠다. 스위칭부(220)의 버퍼(223)의 출력이 PMOS 쌍(210)의 소스 전압이다. 따라서 부궤환부(230)는 버퍼(223)의 출력을 기준으로 PMOS 쌍(210)의 드레인-소스 사이의 저항 값을 제어하는 전류를 제어하기 위하여, 부궤환을 통하여 PMOS 쌍(210)의 게이트 전압을 제어한다.
자세하게, 제 4 노드(ND4)의 전압과 제 5 노드(ND5)의 전압이 동일하다면, 제 3 피모스 트랜지스터(232)의 드레인-소스 사이의 저항은 아래의 수학식을 만족한다.
Figure 112010084365999-pat00002
여기서, Rref는 기준 저항(231)의 저항 값이고, Iref1은 제 1 전류원(233)에 흐르는 전류 값이고, Iref2는 제 2 전류원(234)에 흐르는 전류 값이다.
동작 증폭기(235)는 제 4 노드(ND4)의 전압과 제 5 노드(ND5)의 전압을 동일하게 만든다. 동작 증폭기(235)는 제 4 노드(ND4)의 전압과 제 5 노드(ND5)의 전압을 입력받아, 부궤환을 형성하도록 출력 신호를 제 3 피모스 트랜지스터(232)의 게이트로 전달한다. 이러한 부궤환 형성으로 인하여, 제 4 노드(ND4)의 전압과 제 5 노드(ND5)의 전압은 0으로 수렴하게 된다.
이때, 제 3 피모스 트랜지스터(232)와 제 1 피모스 트랜지스터(211) 및 제 2 피모스 트랜지스터(212)의 크기가 모두 동일할 때, 부궤환부(230)의 동작 증폭기(235)의 출력은 제 1 피모스 트랜지스터(211) 및 제 2 피모스 트랜지스터(212)의 게이트들에 연결되기 때문에, 제 3 피모스 트랜지스터(232)에 흐르는 전류와 동일한 크기의 전류가 제 1 피모스 트랜지스터(211) 및 제 2 피모스 트랜지스터(212)에 흐르게 된다. 이에, 제 1 및 제 2 피모스 트랜지스터들(211, 212) 각각은 수학식 1과 같은 저항 값을 갖는다.
따라서, PMOS 저항(200)의 제 1 노드(ND1)과 제 2 노드(ND2) 양단을 통해서 바라본 저항(Rin)은 두 개의 저항 값(RPMOS)이 병렬 연결된, 아래의 수학식으로 표현된다.
Figure 112010084365999-pat00003
제 1 노드(ND1)의 전압이 제 2 노드(ND2)의 전압보다 높을 때, 제 2 피모스 트랜지스터(212)는 바디 효과가 거의 발생하지 않지만, 제 1 피모스 트랜지스터(211)에서는 바디 효과가 발생하게 된다. 제 1 노드(ND1)의 전압이 높으므로, 제 1 노드(ND1)에 연결된 제 1 피모스 트랜지스터(211)의 단자가 소스로 동작하게 되고, 이러한 소스 전압이 제 2 노드(ND2)에 연결된 바디 전압보다 더 높게 된다. 이에, 바디 효과가 제 1 피모스 트랜지스터(211)의 문턱 전압(threshold voltage)를 더 낮추도록 작용한다. 이렇게 낮아진 문턱 전압은 동일한 게이트 전압에서 더 많은 전류를 제 1 피모스 트랜지스터(211)를 통해서 흐르게 함으로써, 결과적으로 저항값이 낮추게 된다.
제 2 노드(ND2)의 전압이 제 1 노드(ND1)의 전압보다 높을 때도, 상술 된 바와 같은 유사한 상황이 발생함으로써, 제 2 피모스 트랜지스터(212)의 문턱 전압이 낮아지고, 결과적으로 저항 값이 낮아진다. 따라서, 제 1 노드(ND1)과 제 2 노드(ND2) 양단을 통해서 바라본 저항(Rin)은 수학식 1로 표현되는 RPMOS와, RPMOS에서 바디 효과에 의해 문턱 전압이 낮아진 만큼 더 많이 흐른 전류에 비례하여 낮아진 저항들을 병렬 연결함으로 나타난다.
도 3은 일반적인 PMOS 저항(100)과 본 발명의 PMOS 저항(200) 사이에 입력 전압의 크기에 따른 저항 특성 변화를 비교하는 도면이다.
일반적인 PMOS 저항(100)의 시뮬레이션에 사용된 조건은 다음과 같다. 피모스 트랜지스터(101)의 소스 전압이 0.6V이고, 드레인 전압은 0V부터 1.2V까지 변화시켰다. 피모스 트랜지스터들(101, 104)의 크기는 동일하고, 기준 저항(104)의 저항값은 100Kohm이며, 제 1 전류원(106)에 흐르는 전류(Iref1)는 1uA이고, 제 2 전류원(107)에 흐르는 전류(Iref2)는 1nA로 설정하였다. 도 3에 도시된 바와 같이, 일반적인 PMOS 저항(100)은 드레인 인가 전압에 따라 다른 저항 특성을 나타낸다. 특히 드레인 전압이 소스 전압보다 높을 때, 급격하게 저항 값이 낮아진다. 도 3에 도시된 바와 같이, 최대 및 최소 저항성분은 0.1V에서 약 346Mohm로 최대이고, 1.2V에서 약 3.6Kohm으로 최소로 그 차이가 96000배로 굉장히 크다.
본 발명의 PMOS 저항(200)의 시뮬레이션 조건은, 제 2 노드(ND2)의 전압이 0.6V이고, 제 1 노드(ND1)의 전압은 0.0V부터 1.2V까지 변화시켰다. 제 1 내지 제 2 피모스 트랜지스터들(211, 212, 232)의 크기는 모두 동일하고, 기준 저항(231)의 저항값은 100Kohm이고, 제 1 전류원(233)에 흐르는 전류(Iref1)는 1uA이고, 제 2 전류원(234)에 흐르는 전류(Iref2)는 1nA로 설정하였다.
도 3에 도시된 바와 같이, 본 발명에 따른 PMOS 저항(200)의 저항 값은 상대적으로 일정한 유지됨을 볼 수 있다. 본 발명의 PMOS 저항(200)의 최대 저항값은 제 1 노드(ND1)의 전압이 4.46V일 때 33Mohm으로 최대이고, 제 1 노드(ND1)의 전압이 1.2V일 때 10Mohm으로 최소이다. 그 차이는 3.3배로 일반적인 그것보다 훨씬 작다. 즉, 본 발명의 PMOS 저항(200)은 일정한 저항 값을 갖는다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200: 피모스 트랜지스터 저항
210: 피모스 트랜지스터쌍
220: 스위칭부
230: 부궤환부
211, 212, 232: 피모스 트랜지스터
221: 비교기
222: 스위치
223: 버퍼
231: 기준 저항
233, 234: 전류원
235: 동작 증폭기

Claims (12)

  1. 제 1 노드와 제 2 노드 사이에 서로 대칭적으로 연결된 피모스 트랜지스터쌍;
    상기 제 1 노드의 전압 및 상기 제 2 노드의 전압을 비교하여, 상기 제 1 노드의 전압 및 상기 제 2 노드의 전압 중 어느 하나를 출력하는 스위칭부; 및
    상기 제 1 노드와 상기 제 2 노드 사이의 저항 값을 일정하게 유지하기 위하여 상기 스위칭부의 출력을 입력받아 상기 피모스 트랜지스터쌍에 흐르는 전류를 제어하는 부궤환부를 포함하는 피모스 트랜지스터 저항.
  2. 제 1 항에 있어서,
    상기 피모스 트랜지스터쌍은,
    상기 제 1 노드와 상기 제 2 노드 사이에 연결된 제 1 피모스 트랜지스터; 및
    상기 제 1 노드와 상기 제 2 노드 사이에 연결된 제 2 피모스 트랜지스터를 포함하고,
    상기 제 1 피모스 트랜지스터의 게이트와 상기 제 2 피모스 트랜지스터의 게이트는 서로 연결되는 피모스 트랜지스터 저항.
  3. 제 2 항에 있어서,
    상기 제 1 피모스 트랜지스터의 바디는 상기 제 2 노드에 연결되고,
    상기 제 2 피모스 트랜지스터의 바디는 상기 제 1 노드에 연결되는 피모스 트랜지스터 저항.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 피모스 트랜지스터들의 바디들은, N-웰인 피모스 트랜지스터 저항.
  5. 제 4 항에 있어서,
    상기 스위칭부는 상기 제 1 노드의 전압 및 상기 제 2 노드의 전압 중 큰 것을 출력하는 피모스 트랜지스터 저항.
  6. 제 4 항에 있어서,
    상기 스위칭부는,
    상기 제 1 노드의 전압 및 상기 제 2 노드의 전압을 비교하여 제어 신호를 생성하는 비교기;
    상기 제어 신호에 응답하여 상기 제 1 노드의 전압 및 상기 제 2 노드의 전압 중 어느 하나를 출력하는 스위치; 및
    상기 스위치의 출력을 버퍼링하는 버퍼를 포함하는 피모스 트랜지스터 저항.
  7. 제 6 항에 있어서,
    상기 제어 신호는, 상기 제 1 노드의 전압이 상기 제 2 노드의 전압보다 클 때 하이 레벨을 갖고, 상기 제 2 노드의 전압이 상기 제 1 노드의 전압보다 클 때 로우 레벨을 갖는 피모스 트랜지스터 저항.
  8. 제 4 항에 있어서,
    상기 부궤환부는,
    상기 스위칭부의 출력단과 제 4 노드 사이에 연결된 기준 저항;
    상기 스위칭부의 출력단과 제 5 노드 사이에 연결된 제 3 피모스 트랜지스터;
    상기 제 4 노드와 접지단 사이에 연결된 제 1 전류원;
    상기 제 5 노드와 상기 접지단 사이에 연결된 제 2 전류원; 및
    상기 제 4 노드의 전압과 상기 제 5 노드의 전압을 입력받아 연산하여 제 6 노드로 출력하는 동작 증폭기를 포함하고,
    상기 제 6 노드는 상기 제 1 내지 제 3 피모스 트랜지스터들의 게이트들에 연결되는 피모스 트랜지스터 저항.
  9. 제 8 항에 있어서,
    상기 제 1 내지 제 3 피모스 트랜지스터들의 크기는 동일한 피모스 트랜지스터 저항.
  10. 제 9 항에 있어서,
    상기 제 4 노드의 전압과 상기 제 5 노드의 전압이 동일할 때,
    상기 제 1 내지 3 피모스 트랜지스터들 각각의 드레인-소스 저항(RPMOS)은,
    Figure 112010084365999-pat00004
    을 만족하고,
    여기서, Rref는 상기 기준 저항의 저항 값이고, Iref1은 상기 제 1 전류원에 흐르는 전류 값이고, Iref2는 상기 제 2 전류원에 흐르는 전류 값인 피모스 트랜지스터 저항.
  11. 제 10 항에 있어서,
    상기 피모스 트랜지스터 저항의 저항 값은, 상기 제 1 노드 및 상기 제 2 노드에서 바라본 저항 값인 피모스 트랜지스터 저항.
  12. 제 11항에 있어서,
    상기 피모스 트랜지스터 저항의 저항 값은, 상기 제 1 피모스 트랜지스터의 드레인-소스 저항 및 상기 제 2 피모스 트랜지스터의 드레인-소스 저항이 병렬 연결된 저항 값인 피모스 트랜지스터 저항.
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