JP5545045B2 - コンパレータ回路 - Google Patents

Description

本発明は、半導体集積回路で用いられるコンパレータ回路に関する。

半導体集積回路において、電圧レベルを検出する回路が必要になる場合が多く、この電圧検出回路を構成する際にコンパレータ回路が使用される。そして近年、回路の低消費電流化の要求が強く、コンパレータ回路においてもいっそうの低消費電流化が求められている。

図８は、従来のコンパレータ回路の構成を示す図である。以下では、ｐチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor ： 金属酸化膜半導体電界効果トランジスタ)をPMOSFET、ｎチャネルMOSFETをNMOSFETと略記する。

図８に示す従来のコンパレータ回路において、PMOSFET 133、PMOSFET 134、及び、PMOSFET 142は第１のカレントミラー回路を構成し、またNMOSFET 131、NMOSFET 132、及び、NMOSFET 139は第２のカレントミラー回路を構成している。抵抗122、上記第１のカレントミラー回路のPMOSFET 133，PMOSFET 134及び第２のカレントミラー回路のNMOSFET 131，NMOSFET 132が協働して、以下に示す差動回路110にバイアス電流を供給するバイアス回路120を構成している。また、PMOSFET 135、PMOSFET 136、NMOSFET 137、及び、NMOSFET 138は差動回路110を構成している。ここでNMOSFET 137、及び、NMOSFET 138は第３のカレントミラー回路を構成している。さらに、NMOSFET 141及びPMOSFET 142は出力回路140を構成している。また、NMOSFET 139及びツェナーダイオード124は基準電圧生成回路130を構成している。

図８のPMOSFET 134にバイアス電流を流すために、図８では抵抗122、NMOSFET 131、NMOSFET 132及びPMOSFET 133が用いられている。すなわち、PMOSFET 134のドレインに流れる電流は、第１のカレントミラー回路を構成するPMOSFET 133のドレインに流れる電流と等倍であり、そしてPMOSFET 133のドレインに流れる電流の値を決めているのが、抵抗122、および、第２のカレントミラー回路を構成するNMOSFET 131、及び、NMOSFET 132である。

つまり第２のカレントミラー回路を構成する、NMOSFET 131のドレインに流れる電流は、NMOSFET 132のドレインに流れる電流と等倍であり、抵抗122を通じてNMOSFET 132のドレインに流れる電流の値が制御されることになる。なお、NMOSFET 131及びNMOSFET 132の各ソースは電源端子Ve（ここで電源端子VeはグランドGNDに設定されているものとする）に接続されている。

図示例ではNMOSFET 132のドレインとゲートがダイオード接続されているため、抵抗122に加わる電圧は、（電源Vbの電源電圧Vb−NMOSFET 132のゲート-ソース間電圧Vgs）になっていて、これが抵抗122に流れる電流を決めている。そして、抵抗122に流れる電流が第１および第２のカレントミラーを介して差動回路110に流れるバイアス電流を決めている。ダイオード接続されているNMOSFET 132では、ゲート-ソース間電圧Vgsの自乗とNMOSFET 132に流れる電流とが比例するため、NMOSFET 132に流れる電流が変化してもVgsはさほど大きく変化しないことから、電源電圧Vbが変化すると、その変化分の大半は抵抗122に印加される。従い、バイアス回路120によるバイアス電流の供給には少なからず電源Vbの電圧変動の影響を受けざるを得ない構成になっている。

また第２のカレントミラー回路がNMOSFET 139を含んで構成されているため、NMOSFET 139にはNMOSFET 132のドレイン電流に比例するドレイン電流が流れる。また基準電圧生成回路130を構成する定電圧素子（ツェナーダイオード124）とNMOSFET 139のドレインを結ぶ共通接続点に加わる電圧は、電源Vbの電圧から一定の電圧（ツェナーダイオード124のツェナー電圧）を差し引いた電圧（以下では、これを、基準電圧（REF）と称す）となり、電源電圧Vbの変動がなければ一定に維持される。

図８においてPMOSFET 134のドレインは、差動対を構成するPMOSFET 135，PMOSFET136のソースに接続される。PMOSFET 136のゲートには、基準電圧REFが入力され、PMOSFET 135のゲートには入力端子INを介して比較対象となる入力信号Vinが入力される。また、PMOSFET 135のドレインはNMOSFET 138のドレインとゲートに、さらにNMOSFET 137のゲートに接続され、PMOSFET 136のドレインは、NMOSFET 137のドレインに接続される。NMOSFET 137、NMOSFET 138のソースは、電源端子Ve（グランドGND）に接続される。また、PMOSFET 136及びNMOSFET 137のドレインは、出力回路140を構成するNMOSFET 141のゲートに接続され、このNMOSFET 141のドレインは、PMOSFET 142のドレインに接続されている。そしてNMOSFET 141のソースは電源端子Ve（グランドGND）に接続される。またNMOSFET 141のドレインとPMOSFET 142のドレインは、出力端子OUTに接続される。

上述したとおり、PMOSFET 135、PMOSFET 136、NMOSFET 137、及び、NMOSFET 138は、差動回路110を構成しており、入力端子INに印加される信号電圧Vinが基準電圧REFより高くなると、相対的にPMOSFET 136のインピーダンスが減少する。一方、PMOSFET 135のインピーダンスが相対的に増大してPMOSFET 135に流れる電流が減少するために、NMOSFET 137のゲート電圧が低下し、NMOSFET 137のインピーダンスが増大する。インピーダンスが減少したPMOSFET 136とインピーダンスが増大したNMOSFET 137のバランスで、NMOSFET 137とPMOSFET 136との接続点電位であるNMOSFET 141のゲート電圧が高くなり、NMOSFET 141がオンして、出力端子OUTの電圧はローレベル（Ｌレベル）となる。

一方、入力端子INに印加される信号電圧Vinが基準電圧REFより低くなると、PMOSFET 136のインピーダンスが増大し、一方、PMOSFET 135のインピーダンスが減少するために、NMOSFET 137のゲート電圧が高くなり、NMOSFET 137のインピーダンスが減少し、NMOSFET 141のゲート電圧が低くなって、NMOSFET 141がオフして、出力端子OUTの電圧はハイレベル（Ｈレベル）となる。

図９は、図８に示した従来のコンパレータ回路の消費電流の様子を示した図であって、図９において、電源電圧(Vb-Ve間電圧)が15Vのとき、差動回路に流れ込むバイアス電流は51μAであり、後で説明する本発明の場合（図５に示すように電源電圧(Vb-Ve間電圧)が15Vのとき差動回路に流れ込むバイアス電流は28μA）に比べて消費電流が多いことが窺える。なお、ここでは入力端子INに印加される信号電圧Vinを、電源VbとVeとの間を直列接続する２つの抵抗(図示せず)を結ぶ共通接続点から得るようにしている。

これに対し、低消費電流かつ高速応答を両立させるため、下記特許文献１の図１に示すコンパレータ回路は、普段は、ｐチャネルMOSFET３に流れるバイアス電流を絞って低消費電流化し、コンパレータ回路の２つの入力が近い値になったことを検出した場合には、バイアス増強回路Ａによって上記バイアス電流を増強して高速化を図るようにしている。

特開２００２−２１７６９１号公報（図１）

上記図８に示した従来のコンパレータ回路は、図９の消費電流の様子を示すグラフに示されるように、電源電圧(Vb-Ve間電圧)が増加すると、差動回路に流れ込むバイアス電流（消費電流）が増加していくため、低消費電流化を実現可能としたコンパレータ回路であるとは云い難いものであって、いっそうの低消費電流化が可能なコンパレータ回路の実現が望まれている。

また上述の特許文献１は、特許文献１の図１に示す電流源２の電流値を絞ることにより、ある電源電圧における消費電流を減少させている。しかし、電源電圧を高くした場合には、消費電流の上昇を抑制するのは困難である。特許文献１の図１に示す電流源２の電流値を電源電圧に拠らない定電流とする構成も不可能ではないが、電源電圧を高くすることで定電流とさせるための回路の消費電流が増加してしまい、全体としては電源電圧が高くなると消費電流が増加する構成にならざるを得ない。

さらに特許文献１のコンパレータ回路は、従来のコンパレータ回路に比べ、バイアス増強回路等を含むため回路構成が複雑なものとなっている。
本発明は、簡単な構成で低消費電流化を図ることができ、しかも電源電圧の上昇に伴う消費電流の増加を抑制することのできるコンパレータ回路を提供することを目的とする。

本発明のコンパレータ回路は、各々のソースが共通接続され、比較対象である第１および第２の入力電圧が各々のゲートに与えられる第１および第２のMOSFETと、前記第１および第２のMOSFETの各ソースの共通接続点と第１の電源との間に介挿されたテール抵抗と、前記第１の電源とは電圧が異なる第２の電源に各々のソースが接続され、各々のゲートが前記第１のMOSFETのドレインに接続され、各々のドレインが前記第１および第２のMOSFETの各ドレインに各々接続された第３および第４のMOSFETと、前記第３のMOSFET及び前記第４のMOSFETに対して同じカレントミラーを構成するように前記第３のMOSFETのゲートおよびドレインにゲートが接続される第５のMOSFETと、一端が前記第５のMOSFETのドレインに接続された定電圧素子と、を含み、
前記第５のMOSFETのドレインと前記定電圧素子の共通接続点を前記第１のMOSFETのゲートに接続することで、前記第１の電源の電圧と前記第２の電源の電圧の間にあり、前記第１の電源の電圧と所定の電圧差を有するように前記第１の入力電圧が生成され、該第１の入力電圧を前記第１のMOSFETのゲートに入力し、前記第２および第４のMOSFETの各ドレインの接続点の電圧を前記第１および第２の入力電圧についての比較結果を示す信号として出力する、ことを特徴とする。

また本発明のコンパレータ回路は、前記第１の電源が前記第２の電源より高電圧の電源である場合には、差動対を構成する前記第１および第２のMOSFETをｐチャネルMOSFETとしたことを特徴とする。

また本発明のコンパレータ回路は、前記第１の電源が前記第２の電源より低電圧の電源である場合には、差動対を構成する前記第１および第２のMOSFETをｎチャネルMOSFETとしたことを特徴とする。

また本発明のコンパレータ回路は、前記第２のMOSFETのゲートに与えられる比較対象としての第２の入力電圧は、前記第１の電源と前記第２の電源との電圧差に対し単調増加する電圧であることを特徴とする。

上記において、比較対象としての前記第２の入力電圧が、前記第１の電源と前記第２の電源との間を直列接続する２つの抵抗を結ぶ共通接続点から取り出されるようにしても良い。
また上記において、前記定電圧素子がツェナーダイオードであることが望ましい。

本発明コンパレータ回路によれば、差動回路に流れるバイアス電流が抵抗(テール抵抗)に流れる電流により決まり、テール抵抗に流れる電流が第１の入力電圧により決まり、第１の入力電圧が第１の電源に定電圧素子を直列接続し、当該定電圧素子と第５のＭＯＳＦＥＴとの共通接続点から生成されるので、第２の電源の電圧変動によるバイアス電流への影響を排除できる。すなわち、電源電圧の上昇によるバイアス電流の増加を抑制することができる。そのため、上述の特許文献１や図８に示した従来のコンパレータ回路に比べてバイアス電流の増加を抑制できる分だけ低消費電流化を実現することができる。

本発明の実施形態に係るコンパレータ回路の構成原理を示す図である。 図１に示したコンパレータ回路の反転動作前後の各部における波形を示した図である。 図１に示したコンパレータ回路に基準電圧生成回路を付加した構成を示す図である。 本発明の実施形態に係るコンパレータ回路の構成を示す図である。 図４に示したコンパレータ回路の消費電流の様子を示した図である。 図４に示したコンパレータ回路の差動回路内のカレントミラーのダイオード接続を逆にした構成（比較例）を示す図である。 図６に示したコンパレータ回路（比較例）の消費電流の様子を示した図である。 従来のコンパレータ回路の構成を示す図である。 図８に示した従来のコンパレータ回路の消費電流の様子を示した図である。

以下、本発明の実施の形態について、詳細に説明する。
図１は、本発明の実施形態に係るコンパレータ回路の構成原理を示す図である。図２は、図１に示したコンパレータ回路の反転動作前後の各部における波形を示した図である。但し、図２の縦軸と横軸のスケールを異ならせている。図３は、図１に示したコンパレータ回路に基準電圧生成回路を付加した構成を示す図である。なお、以下では、ｐチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor ： 金属酸化膜半導体電界効果トランジスタ)をPMOSFET、ｎチャネルMOSFETをNMOSFETと略記する。

図１に示す本発明の実施形態に係るコンパレータ回路の構成原理を用いて、本発明のコンパレータ回路の動作を説明する。図１は、図４に後述する、本発明の実施形態に係るコンパレータ回路の構成原理を説明するためのもので、テール抵抗(R1)の接続位置、および、差動対におけるPMOSFETとNMOSFETの適用を逆転させた回路構成となっている。すなわち、本発明は、図１のタイプの構成と図４のタイプの構成の両方を含むものである。

図１において、カレントミラー回路を構成するPMOSFET 11及びPMOSFET 12の各ソースは電源Vddに接続され、またそのゲートは互いに接続され、さらにPMOSFET 11のゲートとドレインはダイオード接続されている。またPMOSFET 11のドレインはNMOSFET 13のドレインに接続されている。NMOSFET 13のゲートには信号V1（ここでは、V1としているが後述するようにその実質は基準電圧である。後述する図４では基準電圧をREFと略記している）が印加され、そのソースはテール抵抗18（以降の説明では、抵抗18の抵抗値をR1とする）の一方の端子（以降の説明のため、この端子の電圧をVsとする）に接続されている。テール抵抗18の他方の端子は図示せざるグランドGNDに接続されている。

一方、PMOSFET 12のドレインはNMOSFET 14のドレインに接続されている。またPMOSFET 12及びNMOSFET 14の各ドレインを結ぶ共通接続点から出力信号Voを導出するようにしている。NMOSFET 14のゲートには比較対象となる入力信号V2が印加され、そのソースはテール抵抗18の一方の端子に接続されている。ここにおいてNMOSFET 13のソースおよびNMOSFET 14のソースは、テール抵抗18の一方の端子（この端子の電圧は上述したようにVsである）に共通接続される。

図１に示す回路において、NMOSFET 13は基本的にソースフォロワ回路として動作し、NMOSFET 13のゲート・ソース間電圧VgsによってNMOSFET 13に流れる電流と、上述したテール抵抗18に流れる、Vs/R1の電流（これを、テール電流Isと呼ぶ）とが釣り合うところで電圧値Vsが決まるように構成されている。NMOSFET 13のゲート・ソース間電圧Vgsが増減すると、NMOSFET 13に流れる電流は２乗で増減するので、NMOSFET 14側に流れる電流が増減しても上記電圧値Vsの変動は小さい。そのためNMOSFET 13の閾値電圧をVthとすると、上述した電圧値Vsは、（V1-( Vth+ α )）となる（αは小さな正値。）。この様子を示したのが、図２の上から２番目に示した波形図であり、図示例ではゲート・ソース間電圧Vgsが増減する様子（入力信号V2が増加してNMOSFET 13に流れる電流が半減するとゲート・ソース間電圧Vgsが微増する様子）を二重線で表している。

また図１においてNMOSFET 14は、NMOSFET 13のようなソースフォロワ回路として動作せず、単なるスイッチとして動作する。NMOSFET 14がソースフォロワ回路として動作しないのは、NMOSFET 14に流れる電流がカレントミラー回路のPMOSFET 12によって決まってしまい、入力信号V2によって制御できないからである。この点について以下でさらに説明する。すなわち、
電圧値VsがV2に連動すると仮定すると、V2<V1のときは、電圧値VsがV2に連動して小さくなり、テール抵抗18に流れる電流（テール電流Is）が小さくなるはずであるが、電圧値Vsが低下するとNMOSFET 13のゲート・ソース間電圧Vgsが大きくなるのでNMOSFET 13からテール抵抗18に流れる電流が大きくなってしまい、電流が釣り合わなくなる。また逆に、V2>V1のときは、電圧値VsがV2に連動して大きくなりテール抵抗18に流れる電流（テール電流Is）が大きくなるはずであるが、電圧値Vsが増加するとNMOSFET 13のゲート・ソース間電圧Vgsが小さくなるのでNMOSFET 13に流れる電流が小さくなる、もしくはゼロになり、カレントミラー動作によりNMOSFET 12側にも電流が流れなくなり、テール抵抗18に流れる電流（テール電流Is）の供給先がなくなり、電流の釣り合いがとれなくなる。以上のことから電圧値VsはV2に連動しない。

ここまでの説明において、図１に示したコンパレータ回路の特徴は、電圧値Vsが、入力信号V2とは関係なく(連動せず)、信号V1（カレントミラー回路を構成するPMOSFET 11，PMOSFET 12のうち、ダイオード接続されているPMOSFET 11のドレインに接続されているNMOSFET 13のゲートに入力されている信号）のみで決定されることにある。

上記したように、図１においてNMOSFET 14はソースフォロワ回路として動作せずに、単なるスイッチとして動作すると説明したが、その場合、NMOSFET 14は、V2<V1のときオフ、V2>V1のときオンとなる。しかしオンするときはNMOSFET 14のゲート・ソース間電圧Vgsが大きいので、NMOSFET 14に流れる電流が、カレントミラー回路を構成する、PMOSFET 12で規定される電流になるようNMOSFET 14のドレイン・ソース間電圧Vdsが小さな値となり、Vo ≒ Vsとなる。この様子を示したのが、図２の最上部に示した波形図である。なお、V2>V1でNMOSFET 14がオンした場合には、電流Iはカレントミラー回路を構成する、PMOSFET 11及びPMOSFET 12に等しく流れ、その値はIs/2となる。この様子を示したのが、図２の最下部に示した波形図である。

またカレントミラー回路を構成する、PMOSFET 11及びPMOSFET 12のうち、ダイオード接続されているPMOSFET 11のドレインに接続されているNMOSFET 13のゲートに入力されている信号V1の値が定電圧素子（後述する図３のツェナーダイオード16、および、図４のツェナーダイオード34を参照）によって決められ、これによりテール抵抗18の両端電圧が定電圧素子で決まる定電圧となり、電源電圧や入力信号V2が変わってもテール抵抗18の両端電圧は一定で、テール抵抗18に流れる電流（テール電流Is）も一定となるようにしている。入力信号V2が変わってもテール電流Isが一定である様子を示したのが、図２の上から３番目に示した波形図である。

以上に示した図１及び図３において入力信号V2はフリーとなっているが、電源電圧Vddと図示せざるグランドGNDとの間を直列接続する２つの抵抗(図示せず)を結ぶ共通接続点から入力信号V2を取り出してNMOSFET 14のゲートに印加するように構成してもよい。この場合、電源電圧が所定電圧以上であるか否かを判断し、所定電圧以下であれば全体回路の動作をストップさせるUVLO(Under Voltage Lock Out：低電圧誤動作防止機能) を実現する構成となる。

以上説明したように、本発明のコンパレータ回路の差動回路に流れるバイアス電流はテール抵抗18に流れる電流（テール電流Is）により決まり、テール電流Isは信号V1により決まり、信号V1は定電圧素子で決まる定電圧となるので、電源電圧のバイアス電流への影響を抑制できる。なお、カレントミラー構成でバイアス電流を決めるための各MOSFETのゲート・ソース間電圧Vgsが一定でも、電源電圧が高くなるとソース・ドレイン間電圧Vdsが大きくなるので、消費電流の増加を完全には止められない。

図３は、図１に示したコンパレータ回路に基準電圧生成回路を付加した構成を示す図である。すなわち図１に示したコンパレータ回路のカレントミラー回路を構成するPMOSFET 11，PMOSFET 12に対し同じカレントミラー構成となる、PMOSFET 15をさらに付加し、当該PMOSFET 15のドレインとツェナーダイオード16とを直列接続し、ツェナーダイオード16のカソードとPMOSFET 15のドレインを結ぶ共通接続点から信号V1を導出するよう構成したものである。PMOSFET 15のドレインにはカレントミラー回路を構成するPMOSFET 11，PMOSFET 12の各ドレインに流れる電流と等倍の電流が流れ、且つツェナーダイオード16によって上記共通接続点が一定電圧に維持されるように構成している。これにより、信号V1が定電圧素子（ツェナーダイオード16）によって決められ、またテール抵抗18の両端電圧が定電圧素子で決まる定電圧となり、電源電圧が変わってもテール抵抗18の両端電圧は一定で、テール抵抗18に流れる電流（テール電流Is）も一定となる。

図４は、本発明の実施形態に係るコンパレータ回路の構成を示す図である。図４に示す本発明の実施形態に係るコンパレータ回路は、図１に示した本発明の実施形態に係るコンパレータ回路の構成原理を踏まえてより詳細化した構成を示すもので、図１に示した構成原理とは、テール抵抗(R20)の接続位置、および、差動対におけるPMOSFETとNMOSFETの適用を逆転させた回路構成となっているものの、その原理は図１と同じである。

図４に示す回路において、PMOSFET 52、PMOSFET 53、NMOSFET 46、及び、NMOSFET 47は差動回路10を構成している。NMOSFET 42、PMOSFET 56、PMOSFET 21、及び、NMOSFET 22は出力回路40を構成している。NMOSFET 43及びツェナーダイオード34は基準電圧生成回路30を構成している。NMOSFET 43、NMOSFET 45、NMOSFET 46、及び、NMOSFET 47は第１のカレントミラー回路を構成している。なお、第１のカレントミラーを構成する各MOSFETに流れる電流は、NMOSFET 47に流れる電流によって決められている。また、PMOSFET 54及びPMOSFET 56は第２のカレントミラー回路を構成している。なお、第２のカレントミラーを構成する各MOSFETに流れる電流は、PMOSFET 54に流れる電流によって決められている。

図４に示すテール抵抗32は、その一端が電源電圧Vbに接続され、他端が差動対を構成するPMOSFET 52及びPMOSFET 53のソースに共通接続されている。PMOSFET 52のゲートは入力端子INに接続され、入力端子INには入力信号Vinが印加される。またPMOSFET 52のドレインは第１のカレントミラー回路を構成するNMOSFET 46のドレインに接続されている。PMOSFET 52のドレインとNMOSFET 46のドレインを結ぶ共通接続点（差動対の出力端子Vo(図１参照)の導出点）は出力回路40を構成するNMOSFET 42のゲートに接続されている。

一方、PMOSFET 53のゲートは、基準電圧生成回路30を構成するNMOSFET 43とツェナーダイオード34のアノードを結ぶ共通接続点（この接続点の電圧をREFと呼ぶ）に接続されている。この接続点は、基準電圧を示し、基準電圧（REF）をPMOSFET 53のゲートに与える。PMOSFET 53のドレインは、第１のカレントミラー回路を構成するNMOSFET 47のドレインに接続されるとともに、ダイオード接続を通してNMOSFET 47のゲートに接続され、さらに第１のカレントミラー回路を構成するNMOSFET 43、NMOSFET 45、および、NMOSFET 46の各ゲートに接続されている。そして第１のカレントミラー回路を構成するNMOSFET 43、NMOSFET 45、NMOSFET 46、および、NMOSFET 47の各ソースは、電源端子Ve（ここで電源端子VeはグランドGNDに設定されているものとする）に接続されている。

図４においてPMOSFET 53は、図１のNMOSFET 13が果たすソースフォロワ回路機能と同様に、基本的にソースフォロワ回路として動作し、PMOSFET 53のゲート・ソース間電圧VgsによってPMOSFET 53に流れる電流と、差動対を構成するPMOSFET 52，PMOSFET 53の各ソースの接続点とテール抵抗32（抵抗値をR20とする）の一端を結ぶ共通接続点における電圧値Vsから求まるテール抵抗32に流れる、(Vb-Vs)/R20の電流（テール電流Is）とが釣り合うところで電圧値Vsが決まるように構成されている。

また図４においてPMOSFET 52は、PMOSFET 53のようなソースフォロワ回路として動作せず、図１のNMOSFET 14が果たすスイッチ機能と同様、単なるスイッチとして動作する。PMOSFET 52がソースフォロワ回路として動作しないのは、PMOSFET 52に流れる電流が第１のカレントミラー回路のNMOSFET 46によって決まってしまい、入力端子INに印加される入力信号Vinによって制御できないからである。その理由は、上記した図１の場合と同様なので、その説明を省略する。

ここまでの説明において、図４に示したコンパレータ回路の特徴は、電圧値Vsが、入力信号Vinとは関係なく(連動せず)、基準電圧（REF）（カレントミラー回路を構成するNMOSFET 46，PMOSFET 47のうち、ダイオード接続されているNMOSFET 47のドレインに接続されているPMOSFET 53のゲートに入力されている電圧）のみで決定されることにある。

またカレントミラー回路を構成する、NMOSFET 46及びNMOSFET 47のうち、ダイオード接続されているNMOSFET 47のドレインに接続されているPMOSFET 53のゲートに入力されている基準電圧（REF）の値が定電圧素子（ツェナーダイオード34）によって電源電圧（Vb−定電圧素子で決まる定電圧）という値に決められ、これによりテール抵抗32の両端電圧が定電圧素子で決まる定電圧となり、電源電圧や入力信号Vinが変わってもテール抵抗32の両端電圧は一定で、テール抵抗32に流れる電流（テール電流Is）も一定となるようにしている。

図４において上述したとおり、PMOSFET 52、PMOSFET 53、NMOSFET 46、及び、NMOSFET 47は、差動回路10を構成しており、入力端子INに印加される信号電圧Vinが基準電圧REFより高くなると、相対的にPMOSFET 52のインピーダンスが増大する。一方、PMOSFET 53のインピーダンスが相対的に減少してPMOSFET 53からNMOSFET 47に流れる電流が増大するために、NMOSFET 46のゲート電圧が増大し、NMOSFET 46のインピーダンスが減少する。インピーダンスが減少したNMOSFET 46とインピーダンスが増大したPMOSFET 52のバランスで、NMOSFET 46とPMOSFET 52との接続点電位であるNMOSFET 42のゲート電圧が低下し、NMOSFET 42のインピーダンスが増加する。また、NMOSFET 46のゲート電圧が増大したときにNMOSFET 45のゲート電圧も増大して、その結果、NMOSFET 45のインピーダンスが減少して流れる電流が増加する。それに伴い第２のカレントミラー回路を構成するPMOSFET 54、PMOSFET 56のインピーダンスも低下して流れる電流が増加する。インピーダンスが減少したPMOSFET 56とインピーダンスが増大したNMOSFET 42のバランスで、NMOSFET 42とPMOSFET 56で構成されるインバータの出力がハイレベル（Ｈレベル）になる。この信号がNMOSFET 22とPMOSFET 21で構成されるインバータに入力されて、出力端子OUTの電圧はローレベル（Ｌレベル）となる。

一方、入力端子INに印加される信号電圧Vinが基準電圧REFより低くなると、相対的にPMOSFET 52のインピーダンスが減少する。一方、相対的にPMOSFET 53のインピーダンスが増大するために、PMOSFET 53からNMOSFET 47に流れる電流が減少してNMOSFET 47と46のゲート電圧が減少し、NMOSFET 46のインピーダンスが増大する。インピーダンスが増大したNMOSFET 46とインピーダンスが減少したPMOSFET 52のバランスで、NMOSFET 46とPMOSFET 52との接続点電位であるNMOSFET 42のゲート電圧が高くなり、NMOSFET 42のインピーダンスが減少する。また、NMOSFET 46のゲート電圧が減少したときにNMOSFET 45のゲート電圧も減少して、その結果、NMOSFET 45のインピーダンスが増大して流れる電流が減少する。それに伴い第２のカレントミラー回路を構成するPMOSFET 54、PMOSFET 56のインピーダンスも増大して流れる電流が減少する。インピーダンスが増大したPMOSFET 56とインピーダンスが減少したNMOSFET 42のバランスで、NMOSFET 42とPMOSFET 56で構成されるインバータの出力がローレベル（Ｌレベル）になる。この信号がNMOSFET 22とPMOSFET 21で構成されるインバータに入力されて、出力端子OUTの電圧はハイレベル（Ｈレベル）となる。

また定電圧素子（図４ではツェナーダイオード34）によって基準電圧REFを決めている回路部分の消費電流も、NMOSFET 43に流れる電流がテール抵抗32に流れる電流（テール電流Is）によって決まるため、電源電圧の影響を排除することができる。

以上に説明した図４において入力信号Vinはフリーなものとしているが、電源電圧VbとVeとの間を直列接続する２つの抵抗(図示せず)を結ぶ共通接続点から入力信号Vinを取り出してNMOSFET 52のゲートに印加するように構成してもよい。この場合、電源電圧が所定電圧以上であるか否かを判断し、所定電圧以下であれば全体回路の動作をストップさせるUVLO(Under Voltage Lock Out：低電圧誤動作防止機能) を実現する構成となる。

図５は、図４に示した本発明の実施形態に係るコンパレータ回路の消費電流の様子を示した図である。図５において、電源電圧(Vb-Ve間電圧)が15Vのとき、コンパレータ回路の差動回路に流れ込むバイアス電流は28μAと、図９に示した従来のコンパレータ回路における差動回路に流れ込むバイアス電流の51μAに比べて大きく低消費電流化が実現できていることが分かるであろう。なお、ここでは図９の場合と同様に入力端子INに印加される信号電圧Vinを、電源VbとVeとの間を直列接続する２つの抵抗(図示せず)を結ぶ共通接続点から得るようにしている。

図６は、図４に示したコンパレータ回路の差動回路内のカレントミラーのダイオード接続を逆にした構成（比較例）を示す図である。図６に示したコンパレータ回路（比較例）は、差動回路内の第１のカレントミラー回路を構成する、NMOSFET 46，NMOSFET 47におけるダイオード接続を、図４において差動回路内の第１のカレントミラー回路を構成する、NMOSFET 46，NMOSFET 47におけるダイオード接続と逆にしたものであり、それ以外の接続及び構成は図４に示したものと同じである。

図６は、図４とダイオード接続が逆になっているが、図４と同じようにコンパレータ回路としての動作を行うことについては変わりない。しかしながら図６に示されているように差動回路内の第１のカレントミラー回路を構成する、NMOSFET 46，NMOSFET 47のダイオード接続を入力側（入力端子IN側）で実施した場合には、テール抵抗32に流れる電流が(Vb-Vin)/R20となってしまうから、コンパレータ回路の消費電流は、入力端子INに印加される信号電圧Vinの影響を受けて低消費電流化を実現することができない。これを後述する図７で説明する。すなわち、
図７は、図６に示したコンパレータ回路（比較例）の消費電流の様子を示した図である。ここでも図５，９の場合と同様に入力端子INに印加される信号電圧Vinを、電源VbとVeとの間を直列接続する２つの抵抗(図示せず)を結ぶ共通接続点から得るようにしている。これより、テール抵抗32に流れる電流が(Vb-K・Vb)/R20=(1-k) Vb/R20と、電源電圧Vbに比例するようになる（Kは1>K>0の定数。）。図７に示すように、電源電圧(Vb-Ve間電圧)が15Vのとき、差動回路に流れ込むバイアス電流は約50μAと、図９に示した従来のコンパレータ回路の差動回路に流れ込むバイアス電流が51μAであることと略同じであり、図５に示したような、電源電圧(Vb-Ve間電圧)が15Vのとき、図４のコンパレータ回路の差動回路に流れ込むバイアス電流が28μAであることと懸け離れており、したがって、図６に示したコンパレータ回路では、図９に示した従来のコンパレータ回路と同様に低消費電流化を実現することができないことが分かるであろう。

10 差動回路
11、12、15 カレントミラー回路を構成するPMOSFET
13、14 差動対を構成するNMOSFET
16 定電圧素子(ツェナーダイオード)
18 抵抗(テール抵抗)
30 基準電圧生成回路
32 抵抗(テール抵抗)
34 定電圧素子(ツェナーダイオード)
40 出力回路
52、53 差動対を構成するPMOSFET
43、45、46、47 第１のカレントミラー回路を構成するNMOSFET
54、56 第２のカレントミラー回路を構成するPMOSFET

Claims (6)

1. 各々のソースが共通接続され、比較対象である第１および第２の入力電圧が各々のゲートに与えられる第１および第２のMOSFETと、
   前記第１および第２のMOSFETの各ソースの共通接続点と第１の電源との間に介挿されたテール抵抗と、
   前記第１の電源とは電圧が異なる第２の電源に各々のソースが接続され、各々のゲートが前記第１のMOSFETのドレインに接続され、各々のドレインが前記第１および第２のMOSFETの各ドレインに各々接続された第３および第４のMOSFETと、
   前記第３のMOSFET及び前記第４のMOSFETに対して同じカレントミラーを構成するように前記第３のMOSFETのゲートおよびドレインにゲートが接続される第５のMOSFETと、
   一端が前記第５のMOSFETのドレインに接続された定電圧素子と、
   を含み、
   前記第５のMOSFETのドレインと前記定電圧素子の共通接続点を前記第１のMOSFETのゲートに接続することで、前記第１の電源の電圧と前記第２の電源の電圧の間にあり、前記第１の電源の電圧と所定の電圧差を有するように前記第１の入力電圧が生成され、該第１の入力電圧を前記第１のMOSFETのゲートに入力し、
   前記第２および第４のMOSFETの各ドレインの接続点の電圧を前記第１および第２の入力電圧についての比較結果を示す信号として出力する、
   ことを特徴とするコンパレータ回路。
2. 前記第１の電源が前記第２の電源より高電圧の電源である場合には、差動対を構成する前記第１および第２のMOSFETをｐチャネルMOSFETとしたことを特徴とする請求項１に記載のコンパレータ回路。
3. 前記第１の電源が前記第２の電源より低電圧の電源である場合には、差動対を構成する前記第１および第２のMOSFETをｎチャネルMOSFETとしたことを特徴とする請求項１に記載のコンパレータ回路。
4. 前記第２のMOSFETのゲートに与えられる比較対象としての第２の入力電圧は、前記第１の電源と前記第２の電源との電圧差に対し単調増加する電圧であることを特徴とする請求項１ないし３のいずれか一項に記載のコンパレータ回路。
5. 比較対象としての前記第２の入力電圧が、前記第１の電源と前記第２の電源との間を直列接続する２つの抵抗を結ぶ共通接続点から取り出されることを特徴とする請求項４に記載のコンパレータ回路。
6. 前記定電圧素子がツェナーダイオードであることを特徴とする請求項１ないし５のいずれか一項に記載のコンパレータ回路。

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