JP2012209707A

JP2012209707A - レベル変換回路

Info

Publication number: JP2012209707A
Application number: JP2011073012A
Authority: JP
Inventors: Takeshi Koizumi; 豪小泉
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-03-29
Filing date: 2011-03-29
Publication date: 2012-10-25

Abstract

【課題】Lレベル出力も高電位側電源から決定されるようにできるレベル変換回路を提供する。
【解決手段】高電位電源VDDから論理レベル設定抵抗R_Lを経由して出力ノードBに至る第1経路と、高電位電源VDDから論理レベル設定抵抗R_Lを経由しないで出力ノードBに至る第2経路と、を設ける。切換えスイッチ部120,110は、Lレベル出力の場合には第1経路を導通させ、Hレベル出力の場合には第2経路を導通させる。さらに、Lレベル出力の場合には、カレントミラー回路130を有する定電流源がONになり、出力ノードBから一定電流を引き抜く。前記出力ノードBは、終端抵抗R_Lを介して終端電圧V_Tに接続されている。Lレベル出力の電位V_OUTは、終端電圧V_Tの値ではなく、論理レベル設定抵抗R_Lの値によって調整される。
【選択図】図2

Description

本発明は、レベル変換回路に関する。例えば、CMOS出力レベルをECL入力レベルに変換するレベル変換回路に関する。

従来、半導体装置の高速部分についてはECL、CMLといったバイポーラトランジスタから構成された回路が用いられてきた。近年では、MOSトランジスタのみで構成されるCMOS回路がデバイスの微細化とともに高速かつ低消費電力を実現して、ほとんどの部分でバイポーラ回路を置き換えている。しかし、一部のレガシーなインターフェース部分においては、いまだにバイポーラ回路のインターフェイスが用いられており、例えば、イーサネット（登録商標）の光インターフェイスにおいては、ECL回路が使用されている。

このようにCMOS回路とECL回路とを組み合わせるとなると、CMOS出力レベルをECL入力レベルにレベル変換することが必要となってくる。
レベル変換の手法として、例えば、図5に示すようなテブナン終端という手法がある。この手法においては、信号線とグランドとの間に抵抗（R3）を接続するとともに、信号線と電源レールとの間に抵抗（R2）を接続する。これにより、CMOS回路の出力をECLレベルに変換することができる。

また、特許文献1（特開平06-112808号公報）には、高電位電源電圧が温度によって変動するという問題を解消できるレベル変換回路が開示されている。
このレベル変換回路を図6と図7とに示す。
図6は、CMOSレベル入力端子1にLレベルが入力された場合の動作を示す図である。
図7は、CMOSレベル入力端子1にHレベルが入力された場合の動作を示す図である。

CMOSレベル入力端子1にLレベルが入力された場合には（図6参照）、NチャネルFET 52だけがONになり、それ以外のFETはすべてOFFになる。このとき、ECLレベル出力端子4は終端電圧V_Tと終端抵抗R_Tとから決定される。
一方、CMOSレベル入力端子1にHレベルが入力された場合には（図7参照）、NチャネルFET 52だけがOFFになり、それ以外のFETは総てONになる。
I₁をPチャネルFET 54のドレイン電流とし、I2をNチャネルFET 53のドレイン電流であるとすると、ECLレベル出力端子4は次式で表わされる電圧V_outとなる。
V_out＝V_T＋（I₁−I₂）R_L

また、特許文献2（特開平05-268055号公報）には、レベル変換出力バッファ回路が開示されている。
このレベル変換出力バッファ回路を図8と図9とに示す。
図8は、入力INにLレベルが入力された場合の動作を示す図である。
図9は、入力INにHレベルが入力された場合の動作を示す図である。

入力INにCMOSレベルのLが入力された場合（図8参照）、PチャネルMOSトランジスタMP1はオン、NチャネルMOSトランジスタMN1はオン、NチャネルMOSトランジスタMN3はオンになる。これら以外の、NチャネルMOSトランジスタMN2はオフ、PチャネルMOSトランジスタMP2はオフ、NチャネルMOSトランジスタMP3はオフ、になる。
このとき、出力OUTはVTに落ちる。
ここで、カレントミラー回路によって電流の抜けがよくなり、容量依存性が改善されている。

入力INにCMOSレベルのHが入力された場合（図9参照）、NチャネルMOSトランジスタMN2はオン、PチャネルMOSトランジスタMP2はオン、PチャネルMOSトランジスタMP3はオンとなる。
これら以外の、PチャネルMOSトランジスタMP1はオフ、NチャネルMOSトランジスタMN1はオフ、NチャネルMOSトランジスタMN3はオフ、になる。
このとき、出力OUTには、PチャネルMOSトランジスタMP3のオン抵抗と、抵抗R2と、の抵抗比で決定されるHレベルが出力される。

特開平06-112808号公報特開平05-268055号公報

しかしながら、上記従来の技術には次のような問題点がある。
テブナン終端を用いた手法（図5）では、電流が常に流れることになるので、消費電力が増大するという問題がある。また、テブナン終端を用いた手法（図5）では、出力レベルが電源の変動に伴って大きく変動してしまう。
ECL入力電圧規格はマージンが大きくないので、テブナン終端を用いた手法（図5）では、ECL規格を満足することが難しくなるという問題がある。

次に、特許文献1および特許文献2の構成について考えると、Lレベル出力が終端電圧V_Tに依存してしまっている点に問題がある。
すなわち、特許文献１の回路ではLレベルはV_Tとなり、特許文献２の回路では、V_Tより低くなってしまう。
このようにLレベル出力が終端電圧V_Tに依存し、終端電圧V_Tよりも低い電圧になってしまうので、入力側で規定されるECLレベルに合わせて終端電圧V_Tを用意することが必要になってくる。

通常、ECL回路は、出力レベルはHレベル、Lレベルとも高位側電源から決定され、出力レベルと高位側電源との電位差が高位側電源の値によらず一定となるように設計されている。また、出力端子は終端電圧V_Tに接続されるのが一般であり、終端電圧V_Tは高位側電源より２V低い電圧が使用されるのが一般である。
対して、ECL回路の入力レベルが一般的な終端電圧（V_T＝VDD-2.0V）よりも高いレベルであった場合には、例えば、V_T'＝VDD-1.8V、といった特別の終端電圧V_T'を用意しなければならなくなってくる。
すると、全体としては異なる終端電圧（V_TとV_T'）をPCB（Printed Circuit Board）上に用意しなければならないという問題が生じる。

本発明のレベル変換回路は、
高電位電源から論理レベル設定抵抗を経由して出力ノードに至る第1経路と、
高電位電源から前記論理レベル設定抵抗を経由しないで前記出力ノードに至る第2経路と、
Lレベル出力の場合には前記第1経路を導通させ、Hレベル出力の場合には前記第2経路を導通させる切換えスイッチ部と、
Lレベル出力の場合に、前記出力ノードから引き抜く電流を生じさせる定電流源と、を備える
ことを特徴とする。

この構成により、Hレベル、Lレベルともに高位側電源から出力レベルが決定されるようにできる。

第1実施形態を示す図。入力端子INにCMOSレベルのLが入力された場合の動作を示す図。入力端子INにCMOSレベルのHが入力された場合の動作を示す図。第2実施形態を示す図。背景技術を説明するための図。背景技術を説明するための図。背景技術を説明するための図。背景技術を説明するための図。背景技術を説明するための図。

以下、本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
（第1実施形態）
本発明のレベル変換回路に係る第1実施形態を図1に示す。
このレベル変換回路100は、例えば、CMOSレベルからECLレベルに変換する回路である。ただし、本発明は、入力元や出力先はとくに限定されず、各種のレベル変換回路に広く適用できることはもちろんである。

この回路では、高位側電源であるVDDから順に、ダイオードDi、論理レベル設定抵抗R_L、PチャネルCMOSトランジスタ部110、カレントミラー回路部130を直列接続させている。そして、PチャネルCMOSトランジスタ部110とカレントミラー回路部130との中間に出力電圧取出し用の出力端子OUTを設ける。
出力端子OUTは、終端抵抗R_Tを介して終端電圧V_Tに接続されている。

PチャネルCMOSトランジスタ部110は、第１PチャネルMOSトランジスタMP₁と第２PチャネルMOSトランジスタMP₂とを有する。カレントミラー回路部130は、第１NチャネルMOSトランジスタMN1と第２NチャネルMOSトランジスタMN₂とを有する。
ここで、第１NチャネルMOSトランジスタMN1のドレインがカレントミラー回路部130のリファレンス側の入力ノードになっている。このリファレンス側の入力ノードをノードAとする。また、第２NチャネルMOSトランジスタMN₂のドレインがカレントミラー回路部の出力側の入力ノードになっている。この出力側の入力ノードをノードBとする。

ダイオードDiは、論理レベル設定抵抗R_Lを介して第１PチャネルMOSトランジスタMP₁のソースに接続されている。さらに、第１PチャネルMOSトランジスタMP₁のドレインは、前記ノードBに接続されている。第２NチャネルMOSトランジスタMN₂のソースは接地されている。

ダイオードDiと論理レベル設定抵抗R_Lとの間のノードをノードCとする。ノードCは、第２PチャネルMOSトランジスタMP₂のソースに接続されている。そして、ノードBと第２PチャネルMOSトランジスタのドレインが出力端子OUTに接続されている。

ここに、ダイオードDiから、論理レベル設定抵抗R_Lおよび第１PチャネルMOSトランジスタMP₁を経由してノードBに至る経路を第1経路とする。
また、ダイオードDiから、第２PチャネルMOSトランジスタMP₂を経由してノードBに至る経路を第2経路とする。
また、ノードBは出力端子OUTと接続されるところ、ノードBが出力ノードになっている。

前記ノードAは、抵抗R₁を介して第３PチャネルMOSトランジスタMP₃のドレインに接続されている。第３PチャネルMOSトランジスタMP₃のソースはVDDに接続されている。

ここに、第３PチャネルMOSトランジスタMP₃とカレントミラー回路部130とにより、定電流源が構成されている。

CMOSレベル入力端子INの信号は、インバータユニット120に入力される。インバータユニット120は、二つのインバータが直列接続されることで構成されている。ここでは、CMOSレベル入力端子INの側から、第1インバータ121、第2インバータ122と称する。そして、第1インバータ121と第2インバータ122との間をノードDとする。このノードDは、第２PチャネルMOSトランジスタのゲートに接続されている。
また、第2インバータの出力は、第１PチャネルMOSトランジスタMP₁のゲートに入力される。

ここに、インバータユニット120と、PチャネルCMOSトランジスタ部110と、により、切換えスイッチ部が構成されている。

（Lレベル出力動作）
次に、本実施形態の動作を説明する。
入力端子INにCMOSレベルのLowが入力された場合の動作を図2を参照して説明する。
入力端子INにCMOSレベルのLowが入力された場合、第2インバータ122からの出力はLレベルになり、第３PチャネルMOSトランジスタMP₃がONする。すると、第１NチャネルMOSトランジスタおよび第２NチャネルMOSトランジスタMN₂もONし、カレントミラー回路部130がONになる。
また、PチャネルCMOSトランジスタ部110については、第１PチャネルMOSトランジスタMP₁はONになる一方、第1インバータ121からの出力はHレベルなので、第２PチャネルMOSトランジスタMP₂はOFFになる。

この状態では、電流経路としては第1経路が導通する。すなわち、電流は、高位側電源であるVDDから、論理レベル設定抵抗R_Lと第１PチャネルMOSトランジスタMP₁とを経由してノードBに至る。さらに、電流は、ノードBから抵抗R_Tを介してV_Tに流れるとともに、第２NチャネルMOSトランジスタMN₂を介してGNDに流れる。
ノードBから引き抜かれる電流量I₂は、カレントミラー回路部130によって規定される。

出力端子OUTでの電位は、VDDから、ダイオードDiのスレッショルド電圧と、論理レベル設定抵抗R_Lでの電位降下分と、第１PチャネルMOSトランジスタMP₁のON抵抗による電位降下分と、を引いた値となる。
したがって、Lレベルの出力も高位側電源VDDの側から決定されることになる。

Lレベルの出力レベルについて詳細に説明する。
第1経路の抵抗値をR_Aとする。
第1経路を流れる電流をI₁とする。
ノードBからカレントミラー回路部130によって引き抜かれる電流をI₂とする。
ノードBから終端抵抗R_Tを介して終端電圧V_Tに流れる電流をI₃とする。
出力端子OUTでの電位V_OUTは次のようになる。

V_OUT＝VDD−(R_A×I₁)

ここで、I₁=I₂+I₃なので、

V_OUT=VDD-R_A(I₂+I₃)

である。また、

なので、

となる。これをV_OUTについて整理すると、

となる。この式はさらに次のように変形できる。

ここで、VDD-V_Tは定まった値であり（例えば、V_T＝VDD-2.0Vのように設定される）、I₂もカレントミラー回路130によって一定値に定められる。
したがって、Lレベルのときの出力電圧Voutと高位側電源VDDとの差は高位側電源VDDの値によらず、一定となる。
すなわち、論理レベル設定抵抗R_Lの抵抗値を適切に調整することにより、Lレベルの出力電位V_OUTを適切に調整できる。

（Hレベル出力動作）
次に、入力端子INにCMOSレベルのHレベルが入力された場合の動作を図3を参照して説明する。
入力端子INにCMOSレベルのHが入力された場合、第2インバータ122からの出力はHレベルになり、第３PチャネルMOSトランジスタMP₃がOFFする。すると、カレントミラー回路部130もOFFになる。
また、PチャネルCMOSトランジスタ部110については、第１PチャネルMOSトランジスタMP₁はOFFになる一方、第1インバータ121からの出力はLレベルなので、第２PチャネルMOSトランジスタMP₂はONになる。

この状態では、第2経路がオンになる。すなわち、電流は、VDDから第２PチャネルMOSトランジスタMP₂を経由して出力端子OUTに至る。

このとき、VDDから終端電圧V_Tに流れる電流をIとする。
また、第2経路の抵抗値をR_Bとする。
すると、次の式が成り立つ。

VDD-V_T＝I×（R_B+R_T）
V_OUT-V_T＝I×R_T

この二式から次の式が導かれる。

VDD-V_Tは定まった値であるので（例えば、V_T＝VDD-2.0Vのように設定される）、Hレベルのときの出力電位V_OUTは、V_Tに依存せずに決定される。

上記に説明したように、本実施形態によれば、Lレベル出力もHレベル出力も終端電圧V_Tに依存せずに決定される。
特に、従来技術では、Lレベル出力が終端電圧V_Tに完全に依存していたので、出力相手（ECL回路）の入力レベルに合わせた終端電圧V_Tを特別に用意する必要があった。
この点、本実施形態では、Lレベル出力であっても終端電圧V_Tに依存しないようにできる。

（第2実施形態）
上記第1実施形態からダイオードを削除してもよい。この回路図を図4に示す。
出力レベル（OUT）の調整にダイオードのスレッショルド電圧を用いない場合、ダイオードを削除した図4の構成を採用できる。

なお、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
例えば、切換えスイッチ部の構成は、第1経路と第2経路とを選択的に導通させることができればよいのであって、上記の構成例に限定されないのはもちろんである。
第2経路にも論理レベル設定抵抗を挿入して、Hレベルの出力電位を調整するようにしてもよい。

100…レベル変換回路、110…PチャンネルMOSトランジスタ部、120…インバータユニット、121…第1インバータ、122…第2インバータ、130…カレントミラー回路部、MP₁…第１PチャンネルMOSトランジスタ、MP₂…第２PチャンネルMOSトランジスタ、MN₁…第１NチャンネルMOSトランジスタ、MN₂…第２NチャンネルMOSトランジスタ、R_L…論理レベル設定抵抗、R_T…終端抵抗、V_T…終端電圧。

Claims

高電位電源から論理レベル設定抵抗を経由して出力ノードに至る第1経路と、
高電位電源から前記論理レベル設定抵抗を経由しないで前記出力ノードに至る第2経路と、
Lレベル出力の場合には前記第1経路を導通させ、Hレベル出力の場合には前記第2経路を導通させる切換えスイッチ部と、
Lレベル出力の場合に、前記出力ノードから引き抜く電流を生じさせる定電流源と、を備える
ことを特徴とするレベル変換回路。
請求項1に記載のレベル変換回路において、
前記出力ノードは、終端抵抗を介して終端電圧に接続されており、
前記Lレベル出力の電位は、前記終端電圧の値ではなく、前記論理レベル設定抵抗の値によって調整される
ことを特徴とするレベル変換回路。
請求項1または請求項2に記載のレベル変換回路において、
前記切換えスイッチ部は、CMOSトランジスタ部と、インバータユニット部と、を有し、
前記CMOSトランジスタ部は、前記第1経路に挿入された第１PチャネルMOSトランジスタと、第2経路に挿入された第２PチャンネルMOSトランジスタと、を有し、
前記インバータユニット部は、入力端子の信号を反転して前記第２PチャンネルMOSトランジスタのゲートに印加する第１インバータと、前記第1インバータの出力を反転して前記第１PチャンネルMOSトランジスタのゲートに印加する第2インバータと、を有する
ことを特徴とするレベル変換回路。