JPS60142619A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60142619A JPS60142619A JP58250077A JP25007783A JPS60142619A JP S60142619 A JPS60142619 A JP S60142619A JP 58250077 A JP58250077 A JP 58250077A JP 25007783 A JP25007783 A JP 25007783A JP S60142619 A JPS60142619 A JP S60142619A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/0033—Radiation hardening
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はバイポーラ半導体装置に係り、α線耐性を向上
させた半導体集積回路に関する。
させた半導体集積回路に関する。
（２）技術の背景
半導体製造技術の進歩に伴い、高集積回路化が可能とな
った。これは例えば１ミクロン等の金属配線を可能とし
たエツチング技術さらにはそれらを形成する為のマスク
パターンの高集積化等によるものである。
った。これは例えば１ミクロン等の金属配線を可能とし
たエツチング技術さらにはそれらを形成する為のマスク
パターンの高集積化等によるものである。
特に、近年バイポーラトランジスタによる半導体集積回
路の高集積化も進展し、それを構成するトランジスタの
サイズさらにはそれに流れる電流も減少し振幅値も小さ
くなっている。このために高集積化が可能となったので
あるが、その反面ではα線耐量が減少している。即ち、
α線耐性は従来ＭＯ３）ランジスタによる半導体集積回
路において問題となっていたのであるがバイポーラトラ
ンジスタ半導体集積回路においてもα線耐量の向上が望
まれるようになった。
路の高集積化も進展し、それを構成するトランジスタの
サイズさらにはそれに流れる電流も減少し振幅値も小さ
くなっている。このために高集積化が可能となったので
あるが、その反面ではα線耐量が減少している。即ち、
α線耐性は従来ＭＯ３）ランジスタによる半導体集積回
路において問題となっていたのであるがバイポーラトラ
ンジスタ半導体集積回路においてもα線耐量の向上が望
まれるようになった。
（３）従来技術と問題点
α線耐量が減少すると回路の誤動作の発生を多くする。
即ち１例えばコレクタと基板のＰＮ接合部に形成される
空乏層に、α線の照射によって電子・正孔のペアが生じ
、電子はコレクタに正孔は基板に吸収されるため、コレ
クタ電位が低下してしまう。単なるゲート回路の組合せ
即ち組合せ回路は入力だけによって出力が決るのでα線
による一時的な雑音（回路の動作速度に対してさらに速
く短い時間の雑音）に対しては余り問題とならない。し
かし、フィードバックループを含む回路。
空乏層に、α線の照射によって電子・正孔のペアが生じ
、電子はコレクタに正孔は基板に吸収されるため、コレ
クタ電位が低下してしまう。単なるゲート回路の組合せ
即ち組合せ回路は入力だけによって出力が決るのでα線
による一時的な雑音（回路の動作速度に対してさらに速
く短い時間の雑音）に対しては余り問題とならない。し
かし、フィードバックループを含む回路。
例えばフリップフロップ等より成る順序回路においては
その高速な雑音に対してループ内を構成する回路が応答
してしまう問題を有している。即ち。
その高速な雑音に対してループ内を構成する回路が応答
してしまう問題を有している。即ち。
順序回路は入力と保持状態とによって出力が決るから、
α線によって保持状態が反転すると出力も反転してしま
う。従って、前述のようにα線の照射によって例えば、
ＥＣＬ回路の出力用コレクタの電位が低下するとＥＣＬ
回路で構成されフィードバックループを持つフリップフ
ロップ（ＦＦ）は、その保持内容が反転することがある
という問題を有している。従って、ランチ回路、ＦＦあ
るいは他の記憶回路からなる順序回路においては。
α線によって保持状態が反転すると出力も反転してしま
う。従って、前述のようにα線の照射によって例えば、
ＥＣＬ回路の出力用コレクタの電位が低下するとＥＣＬ
回路で構成されフィードバックループを持つフリップフ
ロップ（ＦＦ）は、その保持内容が反転することがある
という問題を有している。従って、ランチ回路、ＦＦあ
るいは他の記憶回路からなる順序回路においては。
α線がその回路自身あるいはその入力段のトランジスタ
に照射されると保持内容が変わり正常の動作をしなくな
るという問題を有している。
に照射されると保持内容が変わり正常の動作をしなくな
るという問題を有している。
（４）発明の目的
本発明は前述の問題点を解決するものであり。
その目的とするところはα線耐性が向上しさらに高速化
、高集積化が可能な半導体集積回路を提供することにあ
る。特に本発明では、ＥＣＬ回路において、順序回路を
構成する場合に、他の組合せ回路よりも、保持電流を太
き（設定し、高速化。
、高集積化が可能な半導体集積回路を提供することにあ
る。特に本発明では、ＥＣＬ回路において、順序回路を
構成する場合に、他の組合せ回路よりも、保持電流を太
き（設定し、高速化。
高集積化とα線耐性とを両立できるようにしたものであ
る。
る。
（５）発明の構成
本発明の特徴とするところは順序回路において。
データ保持回路の保持電流を他の組合せ回路を構成する
ゲートの動作電流より大きく設定したことを特徴とする
半導体装置にある。
ゲートの動作電流より大きく設定したことを特徴とする
半導体装置にある。
（６）発明の実施例
以下１図面を用いて本発明の一実施例を詳細に説明する
。
。
第１図は本発明の実施例の回路構成図である。
エミッタが共通に接続されて電流源１ｘ＋を介して電源
■。５１に接続されたトランジスタＴｒ＋、Ｔｒ２のそ
れぞれのベースはそれぞれ入力端子りと参照電源Ｖ ｒ
ｅｆに接続されている。又。
■。５１に接続されたトランジスタＴｒ＋、Ｔｒ２のそ
れぞれのベースはそれぞれ入力端子りと参照電源Ｖ ｒ
ｅｆに接続されている。又。
このトランジスタＴｒ＋、Ｔｒ２のコレクタは抵抗Ｒ１
，Ｒ２をそれぞれ介して共通接続されさらに抵抗Ｒｅを
介して電源■ｃｃに接続されている。
，Ｒ２をそれぞれ介して共通接続されさらに抵抗Ｒｅを
介して電源■ｃｃに接続されている。
コレクタが電源Ｖ （Ｃに接続され、トランジスタＴ
ｒ ３のベースはトランジスタＴｒ２のコレクタに接続
され、そのエミッタは抵抗Ｒ３を介して電ＩＲＶ ｔａ
ａ ２に接続されている。トランジスタＴｒ＋とＴｒ
２で構成されるオアゲート１は電流切換え型回路いわゆ
るＥ ＣＬ （Ｅｍｉｔｔｅｒ ＣｕｒｒｅｎｔＬｏｇ
ｉｃ ）であり、他の入力が存在する場合にはトランジ
スタＴｒＩのエミッタとコレクタにそれぞれエミッタと
コレクタが接続されたトランジスタ（図示せず）のベー
スにその入力が加わる。このオアゲート１の出力はエミ
ッタフォロアのトランジスタＴｒ３のエミッタ出力より
端子Ａを介してトランジスタＴｒ４．Ｔｒ＋＋によるＥ
ＣＬオアゲート２の入力トランジスタＴｒｉのベースに
加ね５− る。それぞれのエミッタが共通に接続されたトランジス
タＴｒａ、Ｔｒ５のエミッタは電流源ＩＸ２を介して電
源Ｖ６６１に接続され、それぞれのコレクタは抵抗Ｒ４
，Ｒ５を介して共通に接続され、さらにＲ８を介して電
源Ｖ ｃ ｃに接続される。トランジスタＴｒａのコレ
クタはオアゲート２の出力でコレクタが電源■ｃｃに接
続され。
ｒ ３のベースはトランジスタＴｒ２のコレクタに接続
され、そのエミッタは抵抗Ｒ３を介して電ＩＲＶ ｔａ
ａ ２に接続されている。トランジスタＴｒ＋とＴｒ
２で構成されるオアゲート１は電流切換え型回路いわゆ
るＥ ＣＬ （Ｅｍｉｔｔｅｒ ＣｕｒｒｅｎｔＬｏｇ
ｉｃ ）であり、他の入力が存在する場合にはトランジ
スタＴｒＩのエミッタとコレクタにそれぞれエミッタと
コレクタが接続されたトランジスタ（図示せず）のベー
スにその入力が加わる。このオアゲート１の出力はエミ
ッタフォロアのトランジスタＴｒ３のエミッタ出力より
端子Ａを介してトランジスタＴｒ４．Ｔｒ＋＋によるＥ
ＣＬオアゲート２の入力トランジスタＴｒｉのベースに
加ね５− る。それぞれのエミッタが共通に接続されたトランジス
タＴｒａ、Ｔｒ５のエミッタは電流源ＩＸ２を介して電
源Ｖ６６１に接続され、それぞれのコレクタは抵抗Ｒ４
，Ｒ５を介して共通に接続され、さらにＲ８を介して電
源Ｖ ｃ ｃに接続される。トランジスタＴｒａのコレ
クタはオアゲート２の出力でコレクタが電源■ｃｃに接
続され。
エミッタが抵抗Ｒ６を介して電源■６６１に接続される
エミッタフォロアトランジスタＴｒｉのベースに接続さ
れている。トランジスタＴｒ ７１Ｔｒｅ及びＴｒ＋＋
はＥＣＬオアゲート３である。
エミッタフォロアトランジスタＴｒｉのベースに接続さ
れている。トランジスタＴｒ ７１Ｔｒｅ及びＴｒ＋＋
はＥＣＬオアゲート３である。
それぞれのコレクタとエミッタが共通に接続されたトラ
ンジスタ Ｔ ｒ ？ ｌ Ｔ ｒ ｅのコレクタは抵
抗Ｒ７，Ｒ７’を介して電源Ｖｃｃに接続される。
ンジスタ Ｔ ｒ ？ ｌ Ｔ ｒ ｅのコレクタは抵
抗Ｒ７，Ｒ７’を介して電源Ｖｃｃに接続される。
抵抗Ｒ７，Ｒ７’の接続点は抵抗Ｒａ、Ｒ５の共通接続
点に接続される。そしてトランジスタＴｒ７のベースは
エミッタフォロアトランジスタＴｒ６のエミッタに接続
され、トランジスタＴｒｅのベースには端子Ｂが他の入
力として接続される。前述の共通に接続されたトランジ
スタ６一 Ｔｒ７．ＴｒｅのエミッタにはさらにトランジスタＴｒ
９のエミッタが接続されて電流切換え型を構成し、さら
にそれらのエミッタは電流源１ｘ３を介して電源Ｖ。６
１に接続される。トランジスタＴｒ５Ｔｒ９のベースに
は参照電源ＶｒＱｆが加わる。トランジスタＴｒθ、Ｔ
ｒｖ及びＴｒ９によるＥＣＬオアゲート３の出力はトラ
ンジスタＴｒ９のコレクタＣ′である。Ｃ′点は論理が
保持されるようにするために、エミッタフォロアトラン
ジスタＴｒｅの入力に帰還されている。後述するように
、Ｃ′点はＴｒａ、Ｔｒｒ＋によるオアゲート２の出力
Ａ′点とワイヤードアンドを構成しているので、このア
ンドの出力が帰還されて。
点に接続される。そしてトランジスタＴｒ７のベースは
エミッタフォロアトランジスタＴｒ６のエミッタに接続
され、トランジスタＴｒｅのベースには端子Ｂが他の入
力として接続される。前述の共通に接続されたトランジ
スタ６一 Ｔｒ７．ＴｒｅのエミッタにはさらにトランジスタＴｒ
９のエミッタが接続されて電流切換え型を構成し、さら
にそれらのエミッタは電流源１ｘ３を介して電源Ｖ。６
１に接続される。トランジスタＴｒ５Ｔｒ９のベースに
は参照電源ＶｒＱｆが加わる。トランジスタＴｒθ、Ｔ
ｒｖ及びＴｒ９によるＥＣＬオアゲート３の出力はトラ
ンジスタＴｒ９のコレクタＣ′である。Ｃ′点は論理が
保持されるようにするために、エミッタフォロアトラン
ジスタＴｒｅの入力に帰還されている。後述するように
、Ｃ′点はＴｒａ、Ｔｒｒ＋によるオアゲート２の出力
Ａ′点とワイヤードアンドを構成しているので、このア
ンドの出力が帰還されて。
Ｔｒ ７．Ｔｒ ｅ、Ｔｒ ９によるオアゲート３の入
力となっている。ワイヤードアンド出力Ｃ′はエミッタ
が抵抗Ｒ９を介して電源■６１２に接続されたエミッタ
フォロアトランジスタＴｒ＋ｏのベースに接続され、そ
のエミッタは端子Ｃを介して次段のオアゲート４に加わ
る。オアゲート４は前述のオアゲート１と同様の構成で
あり、抵抗ＲＩｏ−Ｒ１３は抵抗ＲｏからＲ３に、トラ
ンジスタＴｒ １＋〜Ｔｒ ｌ ３はＴｒ＋〜Ｔｒ３に
それぞれ対応する。尚、電流源Ｉｘ４も電流源Ｔｘ＋に
対応するが、後述する理由でその電流値はＴｘ＜ＩＸ＋
となっている。そして、オアゲート４の出力は端子Ｅで
ある。
力となっている。ワイヤードアンド出力Ｃ′はエミッタ
が抵抗Ｒ９を介して電源■６１２に接続されたエミッタ
フォロアトランジスタＴｒ＋ｏのベースに接続され、そ
のエミッタは端子Ｃを介して次段のオアゲート４に加わ
る。オアゲート４は前述のオアゲート１と同様の構成で
あり、抵抗ＲＩｏ−Ｒ１３は抵抗ＲｏからＲ３に、トラ
ンジスタＴｒ １＋〜Ｔｒ ｌ ３はＴｒ＋〜Ｔｒ３に
それぞれ対応する。尚、電流源Ｉｘ４も電流源Ｔｘ＋に
対応するが、後述する理由でその電流値はＴｘ＜ＩＸ＋
となっている。そして、オアゲート４の出力は端子Ｅで
ある。
第１図をゲートレベルで表現すると、第２図に示すよう
になり、オアゲート１は入力がＤで出力がＡであり、オ
アゲート２は入力がＡで出力がＡ′となる。そしてオア
ゲート３はＢ入力とワイヤードアンドの出力Ｃ′を入力
し、このオアゲート３の出力がＡ′とワイヤードアンド
されてＣ′となる。そしてＣ′点はエミフオロＴ ｒ
＋ ｏを介して０点となり、オアゲート４の入力となり
、その出力がＥとなる。次に、上記の如く構成された実
施例の動作を説明する。
になり、オアゲート１は入力がＤで出力がＡであり、オ
アゲート２は入力がＡで出力がＡ′となる。そしてオア
ゲート３はＢ入力とワイヤードアンドの出力Ｃ′を入力
し、このオアゲート３の出力がＡ′とワイヤードアンド
されてＣ′となる。そしてＣ′点はエミフオロＴ ｒ
＋ ｏを介して０点となり、オアゲート４の入力となり
、その出力がＥとなる。次に、上記の如く構成された実
施例の動作を説明する。
オアゲート１においては、入力りがハイの場合に、即ち
Ｖ Ｉ−ａ＋よりも大きい場合には、トランジスタＴｒ
＋がオンし、Ｒｏ、Ｒ＋に電流Ｉｘ１が流れる。従って
、Ｒ２には電流は流れないから。
Ｖ Ｉ−ａ＋よりも大きい場合には、トランジスタＴｒ
＋がオンし、Ｒｏ、Ｒ＋に電流Ｉｘ１が流れる。従って
、Ｒ２には電流は流れないから。
トランジスタＴｒ２のコレクタ即ち出力はハイレベル（
ｖｃｃ−ＲｏＩｘｌ）になる。従ってＤの論理がハイの
場合に、出力はハイになる。また。
ｖｃｃ−ＲｏＩｘｌ）になる。従ってＤの論理がハイの
場合に、出力はハイになる。また。
Ｄがローレベルのときには、即ちＶ＋−Ｊ よりも低い
場合には、トランジスタＴｒ２がオンし、Ｒ２にも電流
１ｘ＋が流れる。従って、出力はローレベル（Ｖｃｃ
（ＲＯ＋Ｒ２）ＸＩＸＩ）になる。
場合には、トランジスタＴｒ２がオンし、Ｒ２にも電流
１ｘ＋が流れる。従って、出力はローレベル（Ｖｃｃ
（ＲＯ＋Ｒ２）ＸＩＸＩ）になる。
即ち、入力の論理が出力論理に伝わる。入力がＤのみの
場合は、単なるバッファであるが、トランジスタＴｒ＋
とコレクタエミッタがそれぞれ共通に接続された他のト
ランジスタのベースに他の入力を与えれば、前述のよう
にこの回路はオアとなる。トランジスタＴｒ３はエミッ
タフォロアであるから、エミッタ端子Ａは、オアの出力
であるトランジスタＴｒ２のコレクタ電位より約０．８
ｖ落ちたレベルになるだけであるから、Ａ点の論理はＴ
ｒ２のコレクタ出力の論理と同じである。同様に２は１
人力オアゲートであるから、オアゲート２の出力Ａ′は
、入力Ａの論理と同じであり、トランジスタＴｒ６はエ
ミッタフォロアであるから。
場合は、単なるバッファであるが、トランジスタＴｒ＋
とコレクタエミッタがそれぞれ共通に接続された他のト
ランジスタのベースに他の入力を与えれば、前述のよう
にこの回路はオアとなる。トランジスタＴｒ３はエミッ
タフォロアであるから、エミッタ端子Ａは、オアの出力
であるトランジスタＴｒ２のコレクタ電位より約０．８
ｖ落ちたレベルになるだけであるから、Ａ点の論理はＴ
ｒ２のコレクタ出力の論理と同じである。同様に２は１
人力オアゲートであるから、オアゲート２の出力Ａ′は
、入力Ａの論理と同じであり、トランジスタＴｒ６はエ
ミッタフォロアであるから。
９−
そのエミッタの論理もＡ′と同じである。即ち。
入力りの論理はそのままオアゲート２の出力Ａ′に伝達
される。
される。
次に、オアゲート３とワイヤードアンドＣ′によるラン
チ回路を説明する。保持される論理はＣ′の電位でＣ′
が今仮にローレベルであると仮定する。
チ回路を説明する。保持される論理はＣ′の電位でＣ′
が今仮にローレベルであると仮定する。
また第２図に示すようにＣ（、Ｃ’）点の電位がランチ
されるためには、入力Ａはハイ、Ｂローであると仮定す
る。この時、オアゲート２においてＡ点はハイレベルで
あるから、トランジスタＴｒ５がオフし、Ａ′点はハイ
レベルとなろうとするがＣ′点はローレベルであると仮
定しているから、Ｔｒ＋＋がオフしているにも拘わらず
抵抗Ｒ５には電流がＣ′点に向かって流れている。従っ
て、Ｃ”点がローレベルの時にＡ′点もローレベルであ
り、トランジスタＴｒ７がオフ状態になり、Ｂ点もロー
レベルであるから、トランジスタＴｒｅもオフ状態であ
る。即ち、オアゲート３においては、トランジスタＴｒ
９がオンしている。
されるためには、入力Ａはハイ、Ｂローであると仮定す
る。この時、オアゲート２においてＡ点はハイレベルで
あるから、トランジスタＴｒ５がオフし、Ａ′点はハイ
レベルとなろうとするがＣ′点はローレベルであると仮
定しているから、Ｔｒ＋＋がオフしているにも拘わらず
抵抗Ｒ５には電流がＣ′点に向かって流れている。従っ
て、Ｃ”点がローレベルの時にＡ′点もローレベルであ
り、トランジスタＴｒ７がオフ状態になり、Ｂ点もロー
レベルであるから、トランジスタＴｒｅもオフ状態であ
る。即ち、オアゲート３においては、トランジスタＴｒ
９がオンしている。
１０−
従ってＣ′点及びＡ′点は、Ｔｒ９のオン状態によって
、Ｒ５に流れる電流１ｘａによる電圧降下によってロー
レベルに保持される。
、Ｒ５に流れる電流１ｘａによる電圧降下によってロー
レベルに保持される。
次に、Ｃ′点がハイレベルであるとする。この場合も、
Ａはハイ、Ｂがローであると仮定する。
Ａはハイ、Ｂがローであると仮定する。
Ｃ′点がハイレベルのときＡ′点はハイレベルであるか
らトランジスタＴｒ５はオフ状態で、Ｒ５には電流は流
れずＣ′点はｖｃｃ Ｒ８ＸｌＸ２のハイレベルであり
、トランジスタＴｒ７がオン状態となる。このため、ト
ランジスタＴｒ＋＋には電流は流れないわけであり、Ｃ
′点はハイレベルに保持されることになる。このため、
Ａがハイ。
らトランジスタＴｒ５はオフ状態で、Ｒ５には電流は流
れずＣ′点はｖｃｃ Ｒ８ＸｌＸ２のハイレベルであり
、トランジスタＴｒ７がオン状態となる。このため、ト
ランジスタＴｒ＋＋には電流は流れないわけであり、Ｃ
′点はハイレベルに保持されることになる。このため、
Ａがハイ。
Ｂがローであるときは、Ｃ′点がローレベルであろうと
、ハイレベルであろうとそのレベルが保持されることに
なり、オアゲート３とワイヤードアンドＣ′とによって
順序回路の保持回路を構成している。従って、Ｃ′点の
論理がα線により反転すると、その反転された論理が保
持されてしまう。
、ハイレベルであろうとそのレベルが保持されることに
なり、オアゲート３とワイヤードアンドＣ′とによって
順序回路の保持回路を構成している。従って、Ｃ′点の
論理がα線により反転すると、その反転された論理が保
持されてしまう。
保持回路への入力書き込みは、Ｂ点をハイにしておき、
六入力としてラッチ出力と反対の論理を与えることによ
って、この反対の論理を保持回路に書き込む。ワイヤー
ドアンドの出力Ｃ′は、保持回路の出力でもあり、エミ
ッタフォロアトランジスタＴｒｉｏのエミッタに取り出
される。
六入力としてラッチ出力と反対の論理を与えることによ
って、この反対の論理を保持回路に書き込む。ワイヤー
ドアンドの出力Ｃ′は、保持回路の出力でもあり、エミ
ッタフォロアトランジスタＴｒｉｏのエミッタに取り出
される。
第１図の回路において、ワイヤードアンド出力Ｃ′点の
保持電圧は、ノイズの影響を受けないようにすることが
望まれる。即ちハイレベルが一度Ｃ′点に保持されたら
、常に、Ｃ′点はハイレベルを保ち、ランチ状態におい
て、ノイズによってローレベルに反転してはならない。
保持電圧は、ノイズの影響を受けないようにすることが
望まれる。即ちハイレベルが一度Ｃ′点に保持されたら
、常に、Ｃ′点はハイレベルを保ち、ランチ状態におい
て、ノイズによってローレベルに反転してはならない。
なぜなら、保持回路の論理は、一度反転するとそのまま
で反転データが保持されてしまうからであり、これによ
って、順序回路の出力は、入力データと保持データとに
よって決るから反転してしまうことがあるからである。
で反転データが保持されてしまうからであり、これによ
って、順序回路の出力は、入力データと保持データとに
よって決るから反転してしまうことがあるからである。
しかし、バイポーラトランジスタにおいても、大規模集
積化されて来ると共に個々に形成されるトランジスタの
大きさは小さくなり。
積化されて来ると共に個々に形成されるトランジスタの
大きさは小さくなり。
ノイズとしてのα線の影響が大となる。
このα線の影響を少くする方法としては１本発明者はト
ランジスタの形状を小のままにして、保持回路の出力Ｃ
′点の保持電流を大きくすれば良いことを見い出した。
ランジスタの形状を小のままにして、保持回路の出力Ｃ
′点の保持電流を大きくすれば良いことを見い出した。
第１図において保持電流ＩＸ３はＣ′点をローレベルを
保持するときに必要な電流であって。
保持するときに必要な電流であって。
ＩＸ２は、Ｃ′点がハイレベルであるときに、これを保
持するための電流である。従って、α線の影響を少くす
るためには、保持電流ＩＸ２及びＩＸ３を他の組合せ回
路例えば、後段のオア回路４の電流ｌｘよりも大きくし
ておく。さらに、ラッチ回路の出力Ｃ′点は、特にハイ
レベルを保持する場合には、トランジスタＴｒ４に流れ
る電流。
持するための電流である。従って、α線の影響を少くす
るためには、保持電流ＩＸ２及びＩＸ３を他の組合せ回
路例えば、後段のオア回路４の電流ｌｘよりも大きくし
ておく。さらに、ラッチ回路の出力Ｃ′点は、特にハイ
レベルを保持する場合には、トランジスタＴｒ４に流れ
る電流。
即ちＲ８に流れる電流の影響も受け、Ｒ５に電流が流れ
ないように保持しておく必要がある。従って保持回路の
入力としてＡ′点の電位がα線等の影響を受けて低下し
ないようにする必要がある。
ないように保持しておく必要がある。従って保持回路の
入力としてＡ′点の電位がα線等の影響を受けて低下し
ないようにする必要がある。
なぜなら、第２図から明らかなように、ワイヤードアン
ドＣの出力Ｃ′の論理を帰還を介して保持するためには
、ワイヤードアンドＣ′の入力Ａはハイを確実に保持す
る必要がある。このために保持回路の前段のゲート、即
ち、第１図においては１３− オアゲート１の電流１ｘ＋も他の論理回路即ち第１図に
おいては、後段のオアゲート４の電流ｌｘよりも大きな
値に設定しておく必要がある。一般的にはα線によって
発生する雑音はＥＣＬの動作速度に対してさらに速く短
い時間の雑音であるので、複数段たとえば２段のゲート
回路を介することによってその雑音は論理レベルに影響
を与えな（なる。すなわち換言するならば、各ゲート回
路の応答速度によってその雑音は減衰し、複数段を通過
することはほとんどない。このために前述したように保
持回路の少なくとも１段前のゲート回路もα線に対して
影響を受けない回路にする必要がある。
ドＣの出力Ｃ′の論理を帰還を介して保持するためには
、ワイヤードアンドＣ′の入力Ａはハイを確実に保持す
る必要がある。このために保持回路の前段のゲート、即
ち、第１図においては１３− オアゲート１の電流１ｘ＋も他の論理回路即ち第１図に
おいては、後段のオアゲート４の電流ｌｘよりも大きな
値に設定しておく必要がある。一般的にはα線によって
発生する雑音はＥＣＬの動作速度に対してさらに速く短
い時間の雑音であるので、複数段たとえば２段のゲート
回路を介することによってその雑音は論理レベルに影響
を与えな（なる。すなわち換言するならば、各ゲート回
路の応答速度によってその雑音は減衰し、複数段を通過
することはほとんどない。このために前述したように保
持回路の少なくとも１段前のゲート回路もα線に対して
影響を受けない回路にする必要がある。
本発明は上述のように保持回路の保持電流及び前段回路
の動作電流を大と設定しておくものである。保持電流を
大にすれば、保持回路のトランジスタのコレクタと基板
間の接合部にα線が照射されて、コレクタ電位が低下し
ても、その影響を小とでき、保持データを反転すること
を防止する。
の動作電流を大と設定しておくものである。保持電流を
大にすれば、保持回路のトランジスタのコレクタと基板
間の接合部にα線が照射されて、コレクタ電位が低下し
ても、その影響を小とでき、保持データを反転すること
を防止する。
電流切換え型回路の共通エミッタに接続される１４−
電流を設定する方法には、第３図に示すように。
エミッタに抵抗がある電流源として働＜、トランジスタ
形と、第４図に示すように、単に抵抗による抵抗形とが
ある。
形と、第４図に示すように、単に抵抗による抵抗形とが
ある。
第３図に示す定電流形においてベース電圧（Ｖｃｓ）−
ベース・エミッタ間順方向電圧（Ｖｓｉ）が、抵抗Ｒの
一端にかかるので、他端電位■、１をひいて、Ｒで割っ
た電流値がＩｘになる。従って、Ｒが固定である場合に
は、ｌｘを大きくするためにはベース電位ＶＣＳを大と
すれば良い。
ベース・エミッタ間順方向電圧（Ｖｓｉ）が、抵抗Ｒの
一端にかかるので、他端電位■、１をひいて、Ｒで割っ
た電流値がＩｘになる。従って、Ｒが固定である場合に
は、ｌｘを大きくするためにはベース電位ＶＣＳを大と
すれば良い。
一方、第４図に示す抵抗形の場合には、電流切換え型ト
ランジスタＴＩ、Ｔ２のいずれかオン状態になっている
トランジスタのベース電位よりも。
ランジスタＴＩ、Ｔ２のいずれかオン状態になっている
トランジスタのベース電位よりも。
０．８ｖ引いた電圧がエミッタ電圧であるから、エミッ
タ電圧がその電位になるように、抵抗Ｒに電流が流れる
。従って、電流ｌｘを大とするためには、抵抗を小とす
れば良い。
タ電圧がその電位になるように、抵抗Ｒに電流が流れる
。従って、電流ｌｘを大とするためには、抵抗を小とす
れば良い。
（７）発明の効果
本発明によれば、特に大規模集積化されたバイポーラ回
路において、α線によって電圧レベルが変動してランチ
回路等のデータ保持回路の保持データが誤動作すること
を回避できる。データ保持回路の保持電流及びその入力
回路の動作電流のみを大とすることで、上記α線の影響
を抑えるものであるから、他の組合せ回路の電流源は小
のままで良い。従って、消費電力は小のままであるから
高集積化でき、かつ、これらと両立して、α線耐性をも
たすことができるという効果大なるものである。
路において、α線によって電圧レベルが変動してランチ
回路等のデータ保持回路の保持データが誤動作すること
を回避できる。データ保持回路の保持電流及びその入力
回路の動作電流のみを大とすることで、上記α線の影響
を抑えるものであるから、他の組合せ回路の電流源は小
のままで良い。従って、消費電力は小のままであるから
高集積化でき、かつ、これらと両立して、α線耐性をも
たすことができるという効果大なるものである。
第１図は本発明の一実施例の回路図、第２図は上記実施
例のブロック図、第３図は上記実施例における電流供給
部の一例を示す回路図、第４図は上記実施例の電流供給
部の他の例を示す回路図である。 １．２，３．４・・・オアゲート Ｃ′・・・ワイヤードアンド ＩＸＩ、ＴＸ２．ＩＸ３・−一定電流源Ｉｘ・・・定電
流源
例のブロック図、第３図は上記実施例における電流供給
部の一例を示す回路図、第４図は上記実施例の電流供給
部の他の例を示す回路図である。 １．２，３．４・・・オアゲート Ｃ′・・・ワイヤードアンド ＩＸＩ、ＴＸ２．ＩＸ３・−一定電流源Ｉｘ・・・定電
流源
Claims (2)
- （１）ＥＣＬ回路により構成される順序回路と組合せ回
路とを具備し、前記順序回路のデータ保持回ｉを構成す
るＥＣＬ回路の共通エミ・ンタ端子に流れる電流値が前
記組合せ回路のそれよりも大きく設定されていることを
特徴とする半導体集積回路。 - （２）前記データ保持回路の入力回路を構成するＥＣＬ
回路の共通エミッタ端子に流れる電流値が前記組合せ回
路のそれよりも大きく設定されていることを特徴とする
特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250077A JPS60142619A (ja) | 1983-12-28 | 1983-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250077A JPS60142619A (ja) | 1983-12-28 | 1983-12-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142619A true JPS60142619A (ja) | 1985-07-27 |
| JPH0578967B2 JPH0578967B2 (ja) | 1993-10-29 |
Family
ID=17202464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250077A Granted JPS60142619A (ja) | 1983-12-28 | 1983-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142619A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3713687A1 (de) * | 1986-07-31 | 1988-03-17 | Mitsubishi Electric Corp | Integrierte halbleiterschaltung |
| JP2011259036A (ja) * | 2010-06-04 | 2011-12-22 | Fuji Electric Co Ltd | コンパレータ回路 |
| JP2020194850A (ja) * | 2019-05-27 | 2020-12-03 | イサハヤ電子株式会社 | 多用途抵抗付きトランジスタ |
| JP2021020824A (ja) * | 2019-07-26 | 2021-02-18 | 太平洋セメント株式会社 | 白華抑制剤、及び、セメント質硬化体の白華抑制方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50134780A (ja) * | 1974-04-15 | 1975-10-25 | ||
| JPS57136820A (en) * | 1982-01-14 | 1982-08-24 | Nec Corp | Semiconductor logical circuit |
-
1983
- 1983-12-28 JP JP58250077A patent/JPS60142619A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50134780A (ja) * | 1974-04-15 | 1975-10-25 | ||
| JPS57136820A (en) * | 1982-01-14 | 1982-08-24 | Nec Corp | Semiconductor logical circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3713687A1 (de) * | 1986-07-31 | 1988-03-17 | Mitsubishi Electric Corp | Integrierte halbleiterschaltung |
| JP2011259036A (ja) * | 2010-06-04 | 2011-12-22 | Fuji Electric Co Ltd | コンパレータ回路 |
| JP2020194850A (ja) * | 2019-05-27 | 2020-12-03 | イサハヤ電子株式会社 | 多用途抵抗付きトランジスタ |
| JP2021020824A (ja) * | 2019-07-26 | 2021-02-18 | 太平洋セメント株式会社 | 白華抑制剤、及び、セメント質硬化体の白華抑制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578967B2 (ja) | 1993-10-29 |
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