JPH03268609A - ＢｉＣＭＯＳ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はＢ　ｉ　ＣＭＯ３論理回路に関し、特に、出力
端子のアンダーシュートによる回路の誤動作を発生せし
めないようにしたＢ　ｉ　ＣＭＯ３論理回路に関する。

［従来の技術］ 従来のＢ１ＣＭＯＳ論理回路は、第５図に示すようにイ
ンバータ動作を行うｎチャネルＭＯ３）ランジスタ（以
下、ｎＭＯ３と記す）Ｔ＋　とオフバッファ動作を行う
ｎｐｎバイポーラトランジスタＱ１とで構成された出力
回路と、上記トランジスタＱ＋のベースを駆動する、ｎ
チャネルＭＯＳトランジスタ（以下、ｐＭｏｓと記す）
Ｔ３およびｎ　Ｍ　ＯＳ　Ｔ　２からなるＣＭＯＳイン
バータとで構成されていた。

この回路では、入力端子■に低レベルが与えられると、
ｎＭＯ３Ｔ＋　、Ｔ２がオフし、ｐＭｏｓＴ３がオンす
るので、トランジスタＱ１のベース電位はＶｃｃレベル
まで引き上げられ、出力端子Ｏには高レベルがあられれ
る。次に、入力端子■に高レベルが印加されると、ｎ　
Ｍ　ＯＳ　Ｔ　＋　、Ｔ２がオンし、ｐＭＯ３Ｔ３およ
びトランジスタＱ１がオフとなって、出力端子０には低
レベルがあられれる。

［発明が解決しようとする課題］ この従来のＢ　ｉ　ＣＭＯ３論理回路では、高速動作を
実現するために、高駆動能力を持った高性能のＭｏＳト
ランジスタやバイポーラトランジスタが使用されている
。そのため、必然的に出力波形の立ち上がり／立ち下が
りが急峻になり、回路に寄生する容量やインダクタンス
により生じるオーバーシュートやアンダーシュートが大
きくなる。

第６図（ｂ）に出力の立ち下がり時のアンダーシュート
の状態を示す。

このアンダーシュートのグランド電位からの電圧をＶＯ
として、ｖｏ＞ｏ、ｓｖとなると、ｎＭＯ３Ｔ、のドレ
イン（ｎ型）一基板（ｐ型）間が順方向にバイアスされ
、電子が基板に注入されるようになる。第６図（ａ）に
示すように、注入された電子は基板中を拡散し、他の高
電位のｎ型領域が存在する場合にはこれに吸収され、不
必要な電流パスを作る。

この拡散電子を吸収するｎ型領域が、大容量メモリのフ
リップフロップを構成するｎＭＯ８のトレインであると
きには、このｎＭＯ５には負荷素子として約５ＧΩの抵
抗が接続されているので、第６図（ａ）に示す電流が約
１ｎＡに達すると、本来高レベルの出力値が低レベルと
なり、ここにメモリセル情報の反転が起こる。

［課題を解決するための手段］ 本発明のＢｉＣＭＯ３論理回路は、ベースがＣＭＯＳイ
ンバータの出力端子に接続されたオフバッファ動作のバ
イポーラトランジスタの低レベル側ベース電位を、グラ
ンド電位より高＜ｐｎ接合の順方向電圧より低い値に保
持する制御回路を含んでいる。

第１図は、本発明の詳細な説明するための回路図である
。同図において、第５図の回路の部分と対応する部分に
は同一の記号が付されている。

第１図の回路では、第５図の従来例回路でｎＭＯ８Ｔ２
のソースを接地していたのに対し、ここにクランプ電位
■を与えている。この電圧は、ｐｎ接合の順方向電圧よ
り低い正の値に設定されている。

この回路で、入力端子工に高レベルが印加された場合に
は、ｎＭＯ３Ｔ２がオンして、トランジスタＱｌのベー
ス電位はＶにクランプされる。

［作用］ 第１図の回路において、入力端子■に低レベルが印加さ
れた時には、ｐ　Ｍ　ＯＳ　Ｔ３　、トランジスタ０＋
はオン、ｎＭＯｓＴ＋　、Ｔ２はオフとなって、出力端
子Ｏには高レベルがあられれる。入力端子Ｉに加えられ
る信号が高レベルに転じると、ｎＭＯ３”Ｉ’＋　、Ｔ
２はオン、ＰＭｏｓＴ３、トランジスタＱ＋はオフとな
って出力端子Ｏの電位は低レベルとなるが、その過渡時
において、第６図（ｂ）に示すようなアンダーシュート
が生じる。

このときアンダーシュート電圧■。が ＶＯ＞ＶＢＥ　（Ｑｌ　）　　Ｖ となると、トランジスタＱ＋は再度オンに転じ、出力端
子Ｏの電位をＶ　　ＶＢＥ（Ｑｌ　）にクランプする。

クランプ電位■は、０〜０．８■に設定されるが、いま
、■−０，４Ｖと設定されているとすると、出力端子の
電位は、０．４−０．８Ｖ＝−０，４Ｖとなる。この電
位では、ｎ　Ｍ　ＯＳ　Ｔ　１のドレインから基板へ電
子が注入されることはないので、従来例の上述の不都合
は解消する。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第２図は、本発明の第１の実施例を示す回路図である０
本実施例ではクランプ電位■の発生回路として、ｎｐｎ
バイポーラトランジスタＱ２．Ｑ８、抵抗Ｒ１〜Ｒ４か
らなる回路を用いている。

この回路では、トランジスタＱ２のベース−エミッタ間
電圧ＶＢＥと抵抗Ｒ，とＲ２との比で決まる電位からト
ランジスタＱ３のベース−エミッタ間電圧■ＢＦ、を引
き去ることによりクランプ電位Ｖを得ている。いま、Ｒ
ｌ／　Ｒ２＝　２とするならば、■は、 Ｖ＝ＶＢｉ（Ｑ２）＋　１／２ＶＩＩＥ（Ｑ２　）ＶＢ
Ｐ、（Ｑｓ）　　夕１／　２ＶＢＥ（Ｑ２　　）り０．
　４Ｖ となり、所望の電位を得ることができる。

第３図は、本発明の第２の実施例のクランプ電位発生回
路の構成を示す回路図である０本実施例では、クランプ
電位発生回路をより簡易化するために抵抗Ｒ４、Ｒ２の
分割比により、クランプ電位を得ている。

第４図は、本発明の第３の実施例を示す回路図である０
本実施例では、トランジスタＱ１．Ｑ２を有するクラン
プ電位発生回路の出力が直接トランジスタＱ１のベース
に印加されている。この回路でも、抵抗Ｒ，、Ｒ２の比
を第２図の実施例と同様に設定すれば、出力が低レベル
時にはトランジスタＱ＋のベース電位は、０．４Ｖにク
ランプされる９本実施例回路では、出力が高レベルであ
る時には、トランジスタＱ３が逆バイアスされるので、
クランプ電位発生回路はＢｔＣＭＯ５回路本体から遮断
される。

［発明の効果］ 以上説明したように、本発明は、ＢｉＣＭＯ８論理回路
のオフバッファ動作を行うバイポーラトランジスタの低
レベル側ベース電圧を、グランドレベルよりわずかに高
い０．１Ｖ〜０．８■の電圧にクランプするものである
ので、本発明によれば、上記トランジスタにより出力の
アンダーシュート電圧を所定の電圧以下に低下しないよ
うにすることができる。したがって、本発明によれば、
ｎＭＯ３のドレインと基板間が順方向にバイアスされる
ことがなくなるので、ここでの電子の注入が防止され、
注入電子による誤動作の発生が抑制される。

【図面の簡単な説明】

第１図は、本発明の詳細な説明するための回路図、第２
図〜第４図は、それぞれ本発明の実施例を示す回路図、
第５図は、従来例の回路図、第６図は、その動作説明図
である。

Claims (1)

【特許請求の範囲】
1. 　ＣＭＯＳインバータと、前記ＣＭＯＳインバータの出
   力端子にベースが接続されコレクタが高位側電源に接続
   されエミッタが出力端子に接続されたｎｐｎバイポーラ
   トランジスタと、前記ＣＭＯＳインバータの入力端子に
   ゲートが接続され、ソースが接地され、ドレインが前記
   出力端子に接続されたｎチャネルＭＯＳトランジスタと
   、低レベル出力時の前記ｎｐｎバイポーラトランジスタ
   のベース電位をｐｎ接合の順方向電圧より低い正電圧に
   保持する電圧制御回路と、を具備するＢｉＣＭＯＳ論理
   回路。