JPH0480406B2 - - Google Patents
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- JPH0480406B2 JPH0480406B2 JP57151917A JP15191782A JPH0480406B2 JP H0480406 B2 JPH0480406 B2 JP H0480406B2 JP 57151917 A JP57151917 A JP 57151917A JP 15191782 A JP15191782 A JP 15191782A JP H0480406 B2 JPH0480406 B2 JP H0480406B2
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- 230000007423 decrease Effects 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
- G05F3/227—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the supply voltage
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- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、定電流回路に係り、特にモノリシ
ツクIC回路等における微小電流供給用またはバ
イアス電流供給用等に使用するものに関する。
ツクIC回路等における微小電流供給用またはバ
イアス電流供給用等に使用するものに関する。
周知のように、前記の如き定電流回路は、第１
図に示すように構成されている。すなわち、第１
図中Q1はNPN形のトランジスタで、そのエミツ
タは定電流源１１を介して接地されている。そし
て、上記トランジスタQ1のベースは、負荷抵抗
RLを介した後、該トランジスタQ1のコレクタに
接続されるとともに、電源電圧＋Vccの印加され
た電源端子１２に接続されている。
図に示すように構成されている。すなわち、第１
図中Q1はNPN形のトランジスタで、そのエミツ
タは定電流源１１を介して接地されている。そし
て、上記トランジスタQ1のベースは、負荷抵抗
RLを介した後、該トランジスタQ1のコレクタに
接続されるとともに、電源電圧＋Vccの印加され
た電源端子１２に接続されている。
このような回路によれば、上記定電流源１１の
出力電流をI1、トランジスタQ1のエミツタ接地電
流増幅率をβ1とすると、負荷抵抗RLを流れる電
流IL（つまりトランジスタQ1のベース電流IB1）
は、 IL＝IB1＝I1／１＋β1 となり、負荷電流ILを一定にしているものであ
る。
出力電流をI1、トランジスタQ1のエミツタ接地電
流増幅率をβ1とすると、負荷抵抗RLを流れる電
流IL（つまりトランジスタQ1のベース電流IB1）
は、 IL＝IB1＝I1／１＋β1 となり、負荷電流ILを一定にしているものであ
る。
ところが、第１図に示す従来の定電流回路で
は、電源端子１２と接地端との間に、負荷抵抗
RLを除くと、定電流源１１及びトランジスタQ1
のベース−エミツタ接合が直列に介在されること
になり、負荷抵抗RLに対する電源電圧＋Vccの利
用率ηvccが劣化するという問題がある。すなわ
ち、トランジスタQ1のベース−エミツタ接合電
圧をVBE1とし、定電流源１１の飽和電圧をVI1
（sat）とすると、上記利用率ηvccは、 ηvcc＝Vcc−VBE1−VI1（sat）／Vcc と表わすことができる。ここで、例えば、Vcc＝
３〔Ｖ〕、VBE1＝0.7〔Ｖ〕、VI1（sat）＝0.1〔Ｖ〕と
すると、 ηvcc＝３−0.7−0.1／３＝2.2／３≒0.73 となり、電源電圧＋Vccのうち73〔％〕しか負過
抵抗RLのために供していないことになるもので
ある。
は、電源端子１２と接地端との間に、負荷抵抗
RLを除くと、定電流源１１及びトランジスタQ1
のベース−エミツタ接合が直列に介在されること
になり、負荷抵抗RLに対する電源電圧＋Vccの利
用率ηvccが劣化するという問題がある。すなわ
ち、トランジスタQ1のベース−エミツタ接合電
圧をVBE1とし、定電流源１１の飽和電圧をVI1
（sat）とすると、上記利用率ηvccは、 ηvcc＝Vcc−VBE1−VI1（sat）／Vcc と表わすことができる。ここで、例えば、Vcc＝
３〔Ｖ〕、VBE1＝0.7〔Ｖ〕、VI1（sat）＝0.1〔Ｖ〕と
すると、 ηvcc＝３−0.7−0.1／３＝2.2／３≒0.73 となり、電源電圧＋Vccのうち73〔％〕しか負過
抵抗RLのために供していないことになるもので
ある。
そこで、電源電圧利用率ηvccを向上させるた
めに、従来より第２図に示すような定電流回路が
考えられている。すなわち、第２図に示すもの
は、第１図と同一部分に同一記号を符して説明す
ると、トランジスタQ1のベース電流IB1を、PNP
形のトランジスタQ2，Q3よりなる第１のカレン
トミラー回路１３及びNPN形トランジスタQ4，
Q5よりなる第２のカレントミラー回路１４を介
して、負荷抵抗RLに供給するようにしたもので
ある。
めに、従来より第２図に示すような定電流回路が
考えられている。すなわち、第２図に示すもの
は、第１図と同一部分に同一記号を符して説明す
ると、トランジスタQ1のベース電流IB1を、PNP
形のトランジスタQ2，Q3よりなる第１のカレン
トミラー回路１３及びNPN形トランジスタQ4，
Q5よりなる第２のカレントミラー回路１４を介
して、負荷抵抗RLに供給するようにしたもので
ある。
この場合、電源電圧利用率ηvccは、トランジ
スタQ4のコレクターエミツタ間の飽和電圧を
VcE4（sat）とすると、 ηvcc＝Vcc−VcE4（sat）／Vcc と表わすことができる。そして、例えばVcc＝３
〔Ｖ〕、VcE4（sat）＝0.1〔Ｖ〕とすると、 ηvcc＝３−0.1／３＝2.9／３≒0.97 となり、電源電圧＋Vccのうち97〔％〕が負荷抵
抗RLのため供されることになり、第１図に示し
た定電流回路に比して電源電圧利用率ηvccが向
上されるものである。
スタQ4のコレクターエミツタ間の飽和電圧を
VcE4（sat）とすると、 ηvcc＝Vcc−VcE4（sat）／Vcc と表わすことができる。そして、例えばVcc＝３
〔Ｖ〕、VcE4（sat）＝0.1〔Ｖ〕とすると、 ηvcc＝３−0.1／３＝2.9／３≒0.97 となり、電源電圧＋Vccのうち97〔％〕が負荷抵
抗RLのため供されることになり、第１図に示し
た定電流回路に比して電源電圧利用率ηvccが向
上されるものである。
ところが、第２図に示す従来の定電流回路で
は、電源端子１２と接地端との間に、定電流源１
１及びトランジスタQ1，Q2のベース−エミツタ
接合がそれぞれ直列に介在されることになる。こ
のため、第２図に示す定電流回路を動作させるた
めに最低必要な電源電圧Vcc（MIN）は、トラン
ジスタQ2のベース−エミツタ接合電圧をVBE2と
すると、 Vcc（MIN）＝VI1（sat）＋VBE1−VBE2となり、
例えばVI1（sat）＝0.1〔Ｖ〕、VBE1＝0.7〔Ｖ〕、
VBE2＝−0.7〔Ｖ〕とすると、 Vcc（MIN）＝0.1＋0.7−（−0.7）＝1.5〔Ｖ〕とな
り、最低動作電圧Vcc（MIN）が高いという問題
がある。
は、電源端子１２と接地端との間に、定電流源１
１及びトランジスタQ1，Q2のベース−エミツタ
接合がそれぞれ直列に介在されることになる。こ
のため、第２図に示す定電流回路を動作させるた
めに最低必要な電源電圧Vcc（MIN）は、トラン
ジスタQ2のベース−エミツタ接合電圧をVBE2と
すると、 Vcc（MIN）＝VI1（sat）＋VBE1−VBE2となり、
例えばVI1（sat）＝0.1〔Ｖ〕、VBE1＝0.7〔Ｖ〕、
VBE2＝−0.7〔Ｖ〕とすると、 Vcc（MIN）＝0.1＋0.7−（−0.7）＝1.5〔Ｖ〕とな
り、最低動作電圧Vcc（MIN）が高いという問題
がある。
この発明は上記事情を考慮してなされたもの
で、簡易な構成で電源電圧利用率が高くかつ低電
圧動作が可能である極めて良好な定電流回路を提
供することを目的とする。
で、簡易な構成で電源電圧利用率が高くかつ低電
圧動作が可能である極めて良好な定電流回路を提
供することを目的とする。
すなわち、この発明は、コレクタが定電流供給
回路を介して第１の基準電位点に接続され、エミ
ツタが第２の基準電位点に接続された第１のトラ
ンジスタと、この第１のトランジスタのコレクタ
と前期定電流供給回路との接続点にベースが接続
され、エミツタが前記第２の基準電位点に接続さ
れた第２のトランジスタと、前記第１のトランジ
スタのベースにコレクタが接続されエミツタが前
記第１の基準電位点に接続された第３のトランジ
スタと、この第３のトランジスタと同一極性であ
り、ベース及びコレクタが共に前記第３のトラン
ジスタのベースに接続されその接続点が前記第２
のトランジスタのコレクタに接続され、エミツタ
が前記第１の基準電位点に接続されて前記第３の
トランジスタと共にカレントミラー回路を構成す
る第４のトランジスタと、前記第２または第４の
トランジスタのベース電流で駆動される第５のト
ランジスタとを具備し、前記第５のトランジスタ
のコレクタまたはエミツタに前記第１のトランジ
スタに対応した電流を発生させて負荷に供給する
ようにしてなることを特徴とするものである。
回路を介して第１の基準電位点に接続され、エミ
ツタが第２の基準電位点に接続された第１のトラ
ンジスタと、この第１のトランジスタのコレクタ
と前期定電流供給回路との接続点にベースが接続
され、エミツタが前記第２の基準電位点に接続さ
れた第２のトランジスタと、前記第１のトランジ
スタのベースにコレクタが接続されエミツタが前
記第１の基準電位点に接続された第３のトランジ
スタと、この第３のトランジスタと同一極性であ
り、ベース及びコレクタが共に前記第３のトラン
ジスタのベースに接続されその接続点が前記第２
のトランジスタのコレクタに接続され、エミツタ
が前記第１の基準電位点に接続されて前記第３の
トランジスタと共にカレントミラー回路を構成す
る第４のトランジスタと、前記第２または第４の
トランジスタのベース電流で駆動される第５のト
ランジスタとを具備し、前記第５のトランジスタ
のコレクタまたはエミツタに前記第１のトランジ
スタに対応した電流を発生させて負荷に供給する
ようにしてなることを特徴とするものである。
以下、この発明の一実施例について、図面を参
照して詳細に説明する。すなわち、第３図におい
て、Q11はNPN形のトランジスタで、そのエミツ
タは接地され、コレクタは図示極性に定電流源２
１を介して、電源電圧＋Vccの印加された電源端
子２２に接続されている。また、このトランジス
タQ11のベースは、NPN形のトランジスタQ12の
コレクタに接続されている。そして、上記トラン
ジスタQ12のエミツタは上記電源端子２２に接続
され、ベースは他のPNP形のトランジスタQ32の
コレクタ及びベースに共に接続されるとともに、
NPN形のトランジスタQ14のコレクタに接続され
ている。ここで、上記トランジスタQ13のエミツ
タは、上記電源端子２２に接続されている。
照して詳細に説明する。すなわち、第３図におい
て、Q11はNPN形のトランジスタで、そのエミツ
タは接地され、コレクタは図示極性に定電流源２
１を介して、電源電圧＋Vccの印加された電源端
子２２に接続されている。また、このトランジス
タQ11のベースは、NPN形のトランジスタQ12の
コレクタに接続されている。そして、上記トラン
ジスタQ12のエミツタは上記電源端子２２に接続
され、ベースは他のPNP形のトランジスタQ32の
コレクタ及びベースに共に接続されるとともに、
NPN形のトランジスタQ14のコレクタに接続され
ている。ここで、上記トランジスタQ13のエミツ
タは、上記電源端子２２に接続されている。
そして、上記トランジスタQ12，Q12よりなる
回路が、カレントミラー回路２３を構成するもの
である。また、上記カレントミラーQ14のエミツ
タは接地され、ベースは上記トランジスタQ11の
コレクタと定電流源２１の接続点に接続されると
ともに、他のNPN形のトランジスタQ15のベース
に接続されている。そして、このトランジスタ
Q15のエミツタは接地され、コレクタは負荷抵抗
RLを介して上記電源端子２２に接続されている。
回路が、カレントミラー回路２３を構成するもの
である。また、上記カレントミラーQ14のエミツ
タは接地され、ベースは上記トランジスタQ11の
コレクタと定電流源２１の接続点に接続されると
ともに、他のNPN形のトランジスタQ15のベース
に接続されている。そして、このトランジスタ
Q15のエミツタは接地され、コレクタは負荷抵抗
RLを介して上記電源端子２２に接続されている。
上記実施例のような構成において、以下その動
作を説明する。すなわち、第３図に示す回路は、
トランジスタQ14のベース、トランジスタQ14の
コレクタ（つまりトランジスタQ13のコレクタ）、
トランジスタQ12のベース、トランジスタQ12の
コレクタ（つまりトランジスタQ11のベース）、
トランジスタQ11のコレクタ（つまりトランジス
タQ14のベース）というように、閉ループを形成
する。このため、例えば、トランジスタQ11のコ
レクタ電流Ic11が増加すると、トランジスタQ14
のベース電流IB14が減少し、トランジスタQ14の
コレクタ電流Ic14が減少し、トランジスタQ12の
ベース電流IB12が減少し、トランジスタQ12のコ
レクタ電流Ic12（つまりトランジスタQ11のベース
電流IB11）が減少し、トランジスタQ11のコレク
タ電流Ic11が減少するというように、負帰還動作
を行なうものである。したがつて、第３図に示す
回路を流れる電流は所定の一定状態を保つように
制御され、この状態は各トランジスタQ11乃至
Q15及び定電流源２１の出力電流I2によつて決定
される。
作を説明する。すなわち、第３図に示す回路は、
トランジスタQ14のベース、トランジスタQ14の
コレクタ（つまりトランジスタQ13のコレクタ）、
トランジスタQ12のベース、トランジスタQ12の
コレクタ（つまりトランジスタQ11のベース）、
トランジスタQ11のコレクタ（つまりトランジス
タQ14のベース）というように、閉ループを形成
する。このため、例えば、トランジスタQ11のコ
レクタ電流Ic11が増加すると、トランジスタQ14
のベース電流IB14が減少し、トランジスタQ14の
コレクタ電流Ic14が減少し、トランジスタQ12の
ベース電流IB12が減少し、トランジスタQ12のコ
レクタ電流Ic12（つまりトランジスタQ11のベース
電流IB11）が減少し、トランジスタQ11のコレク
タ電流Ic11が減少するというように、負帰還動作
を行なうものである。したがつて、第３図に示す
回路を流れる電流は所定の一定状態を保つように
制御され、この状態は各トランジスタQ11乃至
Q15及び定電流源２１の出力電流I2によつて決定
される。
ここで、トランジスタQ11，Q14，Q15のエミツ
タ接地電流増幅率を全て等しくβNとし、トラン
ジスタQ12，Q13のエミツタ接地電流増幅率も全
て等しくβpとし、トランジスタQ12，Q13の諸特
性が等しく、かつトランジスタQ14，Q15の諸特
性が等しいとして、負荷抵抗RLに流れる電流ILを
求めると、次式のようになる。
タ接地電流増幅率を全て等しくβNとし、トラン
ジスタQ12，Q13のエミツタ接地電流増幅率も全
て等しくβpとし、トランジスタQ12，Q13の諸特
性が等しく、かつトランジスタQ14，Q15の諸特
性が等しいとして、負荷抵抗RLに流れる電流ILを
求めると、次式のようになる。
IL＝Ic15＝Ic14＝I2／（２／βN）＋（βN／１＋２／
βp） 但し、Ic15，Ic14：トランジスタQ15，Q14のコ
レクタ電流 そして、βN≫２、βp≫２で、２／β≒0.2／βp
≒０と考え得るとすれば、負荷電流ILは上式か
ら、 IL≒I2／βN と表わすことができる。したがつて、定電流源２
１の出力電流I2をトランジスタQ11のコレクタ電
流Ic11であると考えると、その電流I2の１／βNの
電流、つまりトランジスタQ11のベース電流IB11
が負荷抵抗RLに流れることになるものである。
βp） 但し、Ic15，Ic14：トランジスタQ15，Q14のコ
レクタ電流 そして、βN≫２、βp≫２で、２／β≒0.2／βp
≒０と考え得るとすれば、負荷電流ILは上式か
ら、 IL≒I2／βN と表わすことができる。したがつて、定電流源２
１の出力電流I2をトランジスタQ11のコレクタ電
流Ic11であると考えると、その電流I2の１／βNの
電流、つまりトランジスタQ11のベース電流IB11
が負荷抵抗RLに流れることになるものである。
そして、第３図に示す回路によれば、まずその
電源電圧利用率ηvccは、トランジスタQ15のコレ
クターエミツタ間の飽和電圧をVcE15（sat）とす
ると、 ηvcc＝Vcc−VcE15（sat）／Vcc と表わすことができ、例えばVcc＝３〔Ｖ〕、
VcE12（sat）＝0.1〔Ｖ〕とすると、 ηvcc＝３−0.1／３≒0.97 となり、電源電圧＋Vccのうち97〔％〕が負荷抵
抗RLのために供されることになり、高い電源電
圧利用率ηvccを得ることができるものである。
電源電圧利用率ηvccは、トランジスタQ15のコレ
クターエミツタ間の飽和電圧をVcE15（sat）とす
ると、 ηvcc＝Vcc−VcE15（sat）／Vcc と表わすことができ、例えばVcc＝３〔Ｖ〕、
VcE12（sat）＝0.1〔Ｖ〕とすると、 ηvcc＝３−0.1／３≒0.97 となり、電源電圧＋Vccのうち97〔％〕が負荷抵
抗RLのために供されることになり、高い電源電
圧利用率ηvccを得ることができるものである。
また、第３図において、抵抗動作電圧Vcc
（MIN）は、トランジスタQ11，Q13のベース−エ
ミツタ接合電圧VBE1，VBE13を VBE11＝VBE13 とし、トランジスタQ12，Q14のコレクターエミ
ツタ間の飽和電圧VcE12（sat）、VcE14（sat）を VcE12（sat）＝VcE14（sat） とすると、 Vcc（MIN）＝VBE11＋VcE12（sat） ＝VBE13＋VcE14（sat） となる。そして、例えばVBE11＝VBE13＝0.7
〔Ｖ〕とし、VcE12（sat）＝VcE14（sat）＝0.1〔Ｖ〕
とすると、最低動作電圧Vcc（MIN）は、 Vcc（MIN）＝0.7＋0.1＝0.8〔Ｖ〕 となり、第２図に示した従来の定電流回路よりも
低くなるものである。
（MIN）は、トランジスタQ11，Q13のベース−エ
ミツタ接合電圧VBE1，VBE13を VBE11＝VBE13 とし、トランジスタQ12，Q14のコレクターエミ
ツタ間の飽和電圧VcE12（sat）、VcE14（sat）を VcE12（sat）＝VcE14（sat） とすると、 Vcc（MIN）＝VBE11＋VcE12（sat） ＝VBE13＋VcE14（sat） となる。そして、例えばVBE11＝VBE13＝0.7
〔Ｖ〕とし、VcE12（sat）＝VcE14（sat）＝0.1〔Ｖ〕
とすると、最低動作電圧Vcc（MIN）は、 Vcc（MIN）＝0.7＋0.1＝0.8〔Ｖ〕 となり、第２図に示した従来の定電流回路よりも
低くなるものである。
第４図は第３図に示す回路を一部変形したもの
で、第３図と同一部分には同一記号を符して説明
すると、トランジスタQ12のベース、トランジス
タQ12のベース及びコレクタ、トランジスタQ14
のコレクタの共通接続点を、PNP形のトランジ
スタQ16のベースに接続し、該トランジスタQ16
のエミツタを上記電源端子２２に接続し、コレク
タを負荷抵抗RLを介して接地するようにしたも
のである。このような構成によれば、トランジス
タQ12のコレクタ電流Ic12はトランジスタQ11のベ
ース電流IB11であるから、トランジスタQ12，Q16
の特性が等しければ、トランジスタQ16のコレク
タ電流Ic16つまり負荷電流ILは、 IL＝Ic16＝Ic12＝IB11 となり、負荷電流ILがトランジスタQ11のベース
電流IB11に対応するものである。そして、第４図
に示す構成によつても、第３図に示す回路と同様
な効果を得ることができることは、上述の説明か
ら容易にわかるものである。
で、第３図と同一部分には同一記号を符して説明
すると、トランジスタQ12のベース、トランジス
タQ12のベース及びコレクタ、トランジスタQ14
のコレクタの共通接続点を、PNP形のトランジ
スタQ16のベースに接続し、該トランジスタQ16
のエミツタを上記電源端子２２に接続し、コレク
タを負荷抵抗RLを介して接地するようにしたも
のである。このような構成によれば、トランジス
タQ12のコレクタ電流Ic12はトランジスタQ11のベ
ース電流IB11であるから、トランジスタQ12，Q16
の特性が等しければ、トランジスタQ16のコレク
タ電流Ic16つまり負荷電流ILは、 IL＝Ic16＝Ic12＝IB11 となり、負荷電流ILがトランジスタQ11のベース
電流IB11に対応するものである。そして、第４図
に示す構成によつても、第３図に示す回路と同様
な効果を得ることができることは、上述の説明か
ら容易にわかるものである。
また、第５図及び第６図はそれぞれ先に説明し
た第３図及び第４図に示す回路の各トランジスタ
Q11乃至Q16の極性を反転させた場合の回路構成
を示すものである。この場合、電源電圧は−Vcc
となり、定電流源２１の極性を反転させることに
より、第３図及び第４図に示す回路と略同様に動
作し、同様な効果を得ることができることはもち
ろんである。さらに、第７図は第３図に示す回路
の変形例を示すもので、トランジスタQ14，Q15
のエミツタ面積比を １：Ｎ としたものである。この場合、負荷電流ILは、 IL≒NIB11＝I2／βN・Ｎ となる。
た第３図及び第４図に示す回路の各トランジスタ
Q11乃至Q16の極性を反転させた場合の回路構成
を示すものである。この場合、電源電圧は−Vcc
となり、定電流源２１の極性を反転させることに
より、第３図及び第４図に示す回路と略同様に動
作し、同様な効果を得ることができることはもち
ろんである。さらに、第７図は第３図に示す回路
の変形例を示すもので、トランジスタQ14，Q15
のエミツタ面積比を １：Ｎ としたものである。この場合、負荷電流ILは、 IL≒NIB11＝I2／βN・Ｎ となる。
ここで、上記第３図乃至第７図に示した各回路
において、トランジスタQ11を除く他のトランジ
スタQ12乃至Q16のエミツタ面積比を変えたり、
エミツタに抵抗を挿入することにより、各トラン
ジスタQ12乃至Q16のコレクタ電流比を変えて、
トランジスタQ11のベース電流のＮ倍または１／
Ｎ倍にするようにすることもできる。この場合、
上記Ｎは必ずしも整数でなくてもよいものであ
る。
において、トランジスタQ11を除く他のトランジ
スタQ12乃至Q16のエミツタ面積比を変えたり、
エミツタに抵抗を挿入することにより、各トラン
ジスタQ12乃至Q16のコレクタ電流比を変えて、
トランジスタQ11のベース電流のＮ倍または１／
Ｎ倍にするようにすることもできる。この場合、
上記Ｎは必ずしも整数でなくてもよいものであ
る。
なお、この発明は上記実施例に限定されるもの
ではなく、その外その要旨を逸脱しない範囲で
種々変形して実施することができる。
ではなく、その外その要旨を逸脱しない範囲で
種々変形して実施することができる。
したがつて、以上詳述したようにこの発明によ
れば、簡易な構成で電源電圧利用率が高くかつ低
電圧動作が可能である極めて良好な定電流回路を
提供することができる。
れば、簡易な構成で電源電圧利用率が高くかつ低
電圧動作が可能である極めて良好な定電流回路を
提供することができる。
第１図及び第２図はそれぞれ従来の定電流回路
を示す回路構成図、第３図はこの発明に係る定電
流回路の一実施例を示す回路構成図、第４図乃至
第７図はそれぞれ同実施例の変形例を示す回路構
成図である。 １１……定電流源、１２……電源端子、１３…
…第１のカレントミラー回路、１４……第２のカ
レントミラー回路、２１……定電流源、２２……
電源端子、２３……カレントミラー回路。
を示す回路構成図、第３図はこの発明に係る定電
流回路の一実施例を示す回路構成図、第４図乃至
第７図はそれぞれ同実施例の変形例を示す回路構
成図である。 １１……定電流源、１２……電源端子、１３…
…第１のカレントミラー回路、１４……第２のカ
レントミラー回路、２１……定電流源、２２……
電源端子、２３……カレントミラー回路。
Claims (1)
- １ コレクタが定電流供給回路を介して第１の基
準電位点に接続され、エミツタが第２の基準電位
点に接続された第１のトランジスタと、この第１
のトランジスタのコレクタと前記定電流供給回路
との接続点にベースが接続され、エミツタが前記
第２の基準電位点に接続された第２のトランジス
タと、前記第１のトランジスタのベースにコレク
タが接続されエミツタが前記第１の基準電位点に
接続された第３のトランジスタと、この第３のト
ランジスタと同一極性であり、ベース及びコレク
タが共に前記第３のトランジスタのベースに接続
されその接続点が前記第２のトランジスタのコレ
クタに接続され、エミツタが前記第１の基準電位
点に接続されて前記第３のトランジスタと共にカ
レントミラー回路を構成する第４のトランジスタ
と、前記第２または第４のトランジスタのベース
電流で駆動される第５のトランジスタとを具備
し、前記第５のトランジスタのコレクタまたはエ
ミツタに前記第１のトランジスタに対応した電流
を発生させて負荷に供給するようにしてなること
を特徴とする定電流回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151917A JPS5941022A (ja) | 1982-09-01 | 1982-09-01 | 定電流回路 |
| EP83304957A EP0104777B1 (en) | 1982-09-01 | 1983-08-26 | A constant current source circuit |
| DE8383304957T DE3370086D1 (en) | 1982-09-01 | 1983-08-26 | A constant current source circuit |
| US06/528,591 US4498041A (en) | 1982-09-01 | 1983-09-01 | Constant current source circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151917A JPS5941022A (ja) | 1982-09-01 | 1982-09-01 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5941022A JPS5941022A (ja) | 1984-03-07 |
| JPH0480406B2 true JPH0480406B2 (ja) | 1992-12-18 |
Family
ID=15529016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57151917A Granted JPS5941022A (ja) | 1982-09-01 | 1982-09-01 | 定電流回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4498041A (ja) |
| EP (1) | EP0104777B1 (ja) |
| JP (1) | JPS5941022A (ja) |
| DE (1) | DE3370086D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4578632A (en) * | 1984-05-07 | 1986-03-25 | General Electric Company | Intergratable load voltage sampling circuit for R.M.S. load average voltage control apparatus |
| JPH0727424B2 (ja) * | 1988-12-09 | 1995-03-29 | 富士通株式会社 | 定電流源回路 |
| US4945260A (en) * | 1989-04-17 | 1990-07-31 | Advanced Micro Devices, Inc. | Temperature and supply compensated ECL bandgap reference voltage generator |
| JP3490165B2 (ja) * | 1994-12-15 | 2004-01-26 | 株式会社アドバンテスト | ドライバ回路 |
| JP2940416B2 (ja) * | 1994-10-06 | 1999-08-25 | マックス株式会社 | 連結ネジ用ネジ締め機におけるネジ供給装置 |
| US5661395A (en) * | 1995-09-28 | 1997-08-26 | International Business Machines Corporation | Active, low Vsd, field effect transistor current source |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268946A (en) * | 1975-12-05 | 1977-06-08 | Nec Corp | Constant-voltage bias circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3922596A (en) * | 1973-08-13 | 1975-11-25 | Motorola Inc | Current regulator |
| US4055774A (en) * | 1975-09-26 | 1977-10-25 | Rca Corporation | Current scaling apparatus |
| JPS5659321A (en) * | 1979-08-09 | 1981-05-22 | Toshiba Corp | Constant-current regulated power circuit |
| US4297646A (en) * | 1980-01-25 | 1981-10-27 | Motorola Inc. | Current mirror circuit |
| JPS56121114A (en) * | 1980-02-28 | 1981-09-22 | Seiko Instr & Electronics Ltd | Constant-current circuit |
-
1982
- 1982-09-01 JP JP57151917A patent/JPS5941022A/ja active Granted
-
1983
- 1983-08-26 EP EP83304957A patent/EP0104777B1/en not_active Expired
- 1983-08-26 DE DE8383304957T patent/DE3370086D1/de not_active Expired
- 1983-09-01 US US06/528,591 patent/US4498041A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268946A (en) * | 1975-12-05 | 1977-06-08 | Nec Corp | Constant-voltage bias circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0104777B1 (en) | 1987-03-04 |
| EP0104777A1 (en) | 1984-04-04 |
| DE3370086D1 (en) | 1987-04-09 |
| JPS5941022A (ja) | 1984-03-07 |
| US4498041A (en) | 1985-02-05 |
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