JP3172310B2 - バッファ回路 - Google Patents
バッファ回路Info
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- 230000003503 early effect Effects 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 description 5
- 238000007599 discharging Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は、入力回路に関するもの
であり、特にピークホールド回路等の次段に接続される
バッファ回路に関するものである。
であり、特にピークホールド回路等の次段に接続される
バッファ回路に関するものである。
【０００２】
【従来の技術】従来、バッファ回路を示すものとして、
特開昭５９−８３４１０号公報があり、図５にその回路
を示す。
特開昭５９−８３４１０号公報があり、図５にその回路
を示す。
【０００３】図５において、電流源Ｉ0 の電流をＩとす
ると、ＮＰＮ型の第１トランジスタ１のエミッタには電
流Ｉが流れ、その結果、ＮＰＮ型の第１トランジスタ１
のベースには電流Ｉ／βn が流れることになる。
ると、ＮＰＮ型の第１トランジスタ１のエミッタには電
流Ｉが流れ、その結果、ＮＰＮ型の第１トランジスタ１
のベースには電流Ｉ／βn が流れることになる。
【０００４】尚、ここでβn はＮＰＮ型トランジスタの
電流利得、βp はＰＮＰ型トランジスタの電流利得を示
す。
電流利得、βp はＰＮＰ型トランジスタの電流利得を示
す。
【０００５】一方、ＮＰＮ型の第２トランジスタ２のベ
ースにも同様に電流Ｉ／βn が流れている。
ースにも同様に電流Ｉ／βn が流れている。
【０００６】従って、ＰＮＰ型の第３トランジスタ３の
コレクタには電流(βp ／βn )×Ｉが流れることにな
る。
コレクタには電流(βp ／βn )×Ｉが流れることにな
る。
【０００７】ここで、ＰＮＰ型の第５トランジスタ５と
ＰＮＰ型の第３トランジスタ３とはお互いのコレクタと
エミッタとが接続されている。このため、ＰＮＰ型の第
５トランジスタ５のエミッタには、電流（βp／βｎ）
×Ｉが流れ、従って、ＰＮＰ型の第５トランジスタ５の
ベースには電流Ｉ／βｎが流れることになる。
ＰＮＰ型の第３トランジスタ３とはお互いのコレクタと
エミッタとが接続されている。このため、ＰＮＰ型の第
５トランジスタ５のエミッタには、電流（βp／βｎ）
×Ｉが流れ、従って、ＰＮＰ型の第５トランジスタ５の
ベースには電流Ｉ／βｎが流れることになる。
【０００８】以上のことから、ＮＰＮ型の第１トランジ
スタ１のベース電流は、ＰＮＰ型の第５トランジスタ５
のベース電流と同じ値になり、ＮＰＮ型の第１トランジ
スタ１のベース電流はＰＮＰ型の第５トランジスタ５の
ベース電流により相殺され、入力端子ＩＮより電流が流
れ込むことはない。つまり、前段にピークホールド回路
等が接続されている場合、リップルによるピークホール
ド回路を構成するコンデンサの充放電が発生せず、高イ
ンピーダンスのバッファ回路が実現できる。
スタ１のベース電流は、ＰＮＰ型の第５トランジスタ５
のベース電流と同じ値になり、ＮＰＮ型の第１トランジ
スタ１のベース電流はＰＮＰ型の第５トランジスタ５の
ベース電流により相殺され、入力端子ＩＮより電流が流
れ込むことはない。つまり、前段にピークホールド回路
等が接続されている場合、リップルによるピークホール
ド回路を構成するコンデンサの充放電が発生せず、高イ
ンピーダンスのバッファ回路が実現できる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
従来回路においては、入力端子ＩＮに入力される信号電
圧レベルによりＰＮＰ型の第５トランジスタ５、及び第
３トランジスタ３のエミッタ・コレクタ間電圧が変動す
る。これに伴い、ＰＮＰ型の第５トランジスタ５、及び
第３トランジスタ３のコレクタ電流が変動し（アーリ効
果）、両者のコレクタ電流が同一値にならないという欠
点を有する。
従来回路においては、入力端子ＩＮに入力される信号電
圧レベルによりＰＮＰ型の第５トランジスタ５、及び第
３トランジスタ３のエミッタ・コレクタ間電圧が変動す
る。これに伴い、ＰＮＰ型の第５トランジスタ５、及び
第３トランジスタ３のコレクタ電流が変動し（アーリ効
果）、両者のコレクタ電流が同一値にならないという欠
点を有する。
【００１０】つまり、ＮＰＮ型の第１トランジスタ１に
流れ込むベース電流とＰＮＰ型の第５トランジスタ５か
ら流れ出すベース電流が同一にならないため、前段に接
続されたピークホールド回路を構成するコンデンサの充
放電がおこなわれ、十分な高インピーダンスのバッファ
回路を構成することができない。
流れ込むベース電流とＰＮＰ型の第５トランジスタ５か
ら流れ出すベース電流が同一にならないため、前段に接
続されたピークホールド回路を構成するコンデンサの充
放電がおこなわれ、十分な高インピーダンスのバッファ
回路を構成することができない。
【００１１】本発明は、上述の問題に鑑みなされたもの
であり、出力点電圧に依存することなく、高インピーダ
ンスのバッファ回路を得ることを目的とする。
であり、出力点電圧に依存することなく、高インピーダ
ンスのバッファ回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】本発明は、お互いのコレ
クタとエミッタが接続されたＮＰＮ型トランジスタ対と
ＰＮＰ型トランジスタ対のベースを相互に接続し、ベー
スが入力端子に接続されたトランジスタのベース電流を
補償するバッファ回路において、前記トランジスタ対の
うち帰還回路を構成するトランジスタ対のコレクタにア
ーリ効果抑圧用のトランジスタのエミッタを接続したこ
とを特徴とするバッファ回路である。
クタとエミッタが接続されたＮＰＮ型トランジスタ対と
ＰＮＰ型トランジスタ対のベースを相互に接続し、ベー
スが入力端子に接続されたトランジスタのベース電流を
補償するバッファ回路において、前記トランジスタ対の
うち帰還回路を構成するトランジスタ対のコレクタにア
ーリ効果抑圧用のトランジスタのエミッタを接続したこ
とを特徴とするバッファ回路である。
【００１３】また、本発明は、エミッタが出力端子に接
続された第１のトランジスタと、エミッタが前記第１の
トランジスタのコレクタに接続された第２のトランジス
タと、エミッタが前記電源に接続され、ベースが前記第
２のトランジスタのベースに接続された第３のトランジ
スタと、エミッタが前記第３のトランジスタのコレクタ
に接続され、ベースが前記第２のトランジスタのエミッ
タに接続された第４のトランジスタと、エミッタが前記
第４のトランジスタのコレクタに接続され、ベースが前
記第１のトランジスタのベースに接続された第５のトラ
ンジスタと、エミッタが前記第５のトランジスタのコレ
クタに接続され、ベースが出力端子に接続され、コレク
タが基準電位点に接続された第６のトランジスタとを備
えるバッファ回路である。
続された第１のトランジスタと、エミッタが前記第１の
トランジスタのコレクタに接続された第２のトランジス
タと、エミッタが前記電源に接続され、ベースが前記第
２のトランジスタのベースに接続された第３のトランジ
スタと、エミッタが前記第３のトランジスタのコレクタ
に接続され、ベースが前記第２のトランジスタのエミッ
タに接続された第４のトランジスタと、エミッタが前記
第４のトランジスタのコレクタに接続され、ベースが前
記第１のトランジスタのベースに接続された第５のトラ
ンジスタと、エミッタが前記第５のトランジスタのコレ
クタに接続され、ベースが出力端子に接続され、コレク
タが基準電位点に接続された第６のトランジスタとを備
えるバッファ回路である。
【００１４】また、本発明は、エミッタが出力端子に接
続された第１のトランジスタと、エミッタが前記第１の
トランジスタのコレクタに接続された第２のトランジス
タと、エミッタが前記基準電位点に接続され、ベースが
前記第２のトランジスタのベースに接続された第３のト
ランジスタと、エミッタが前記第３のトランジスタのコ
レクタに接続され、ベースが前記第２のトランジスタの
エミッタに接続された第４のトランジスタと、エミッタ
が前記第４のトランジスタのコレクタに接続され、ベー
スが前記第１のトランジスタのベースに接続された第５
のトランジスタと、エミッタが前記第５のトランジスタ
のコレクタに接続され、ベースが出力端子に接続され、
コレクタが電源に接続された第６のトランジスタとを備
えるバッファ回路である。
続された第１のトランジスタと、エミッタが前記第１の
トランジスタのコレクタに接続された第２のトランジス
タと、エミッタが前記基準電位点に接続され、ベースが
前記第２のトランジスタのベースに接続された第３のト
ランジスタと、エミッタが前記第３のトランジスタのコ
レクタに接続され、ベースが前記第２のトランジスタの
エミッタに接続された第４のトランジスタと、エミッタ
が前記第４のトランジスタのコレクタに接続され、ベー
スが前記第１のトランジスタのベースに接続された第５
のトランジスタと、エミッタが前記第５のトランジスタ
のコレクタに接続され、ベースが出力端子に接続され、
コレクタが電源に接続された第６のトランジスタとを備
えるバッファ回路である。
【００１５】また、本発明は、エミッタが第８のトラン
ジスタのベースにダーリントン接続され、ベース若しく
はコレクタに第１若しくは第２の入力端子が接続された
第１のトランジスタと、エミッタが前記第１のトランジ
スタのコレクタに接続され、コレクタが電源及び第１の
出力端子に接続された第２のトランジスタと、エミッタ
が前記電源に接続され、ベースが前記第２のトランジス
タのベースに接続された第３のトランジスタと、エミッ
タが前記第３のトランジスタのコレクタに接続され、ベ
ースが前記第２のトランジスタのエミッタに接続された
第４のトランジスタと、エミッタが前記第４のトランジ
スタのコレクタに接続され、ベースが前記第１のトラン
ジスタのベースに接続された第５のトランジスタと、エ
ミッタが前記第５のトランジスタのコレクタに接続さ
れ、コレクタが基準電位点に接続された第６のトランジ
スタと、エミッタが前記第６のトランジスタのベースに
ダーリントン接続され、ベースが第２の出力端子に接続
され、コレクタが基準電位点に接続された第７のトラン
ジスタとを備えるバッファ回路である。
ジスタのベースにダーリントン接続され、ベース若しく
はコレクタに第１若しくは第２の入力端子が接続された
第１のトランジスタと、エミッタが前記第１のトランジ
スタのコレクタに接続され、コレクタが電源及び第１の
出力端子に接続された第２のトランジスタと、エミッタ
が前記電源に接続され、ベースが前記第２のトランジス
タのベースに接続された第３のトランジスタと、エミッ
タが前記第３のトランジスタのコレクタに接続され、ベ
ースが前記第２のトランジスタのエミッタに接続された
第４のトランジスタと、エミッタが前記第４のトランジ
スタのコレクタに接続され、ベースが前記第１のトラン
ジスタのベースに接続された第５のトランジスタと、エ
ミッタが前記第５のトランジスタのコレクタに接続さ
れ、コレクタが基準電位点に接続された第６のトランジ
スタと、エミッタが前記第６のトランジスタのベースに
ダーリントン接続され、ベースが第２の出力端子に接続
され、コレクタが基準電位点に接続された第７のトラン
ジスタとを備えるバッファ回路である。
【００１６】また、本発明は、エミッタが出力端子に接
続された第１のトランジスタと、エミッタが前記第１の
トランジスタのコレクタに接続され、コレクタが電源側
に接続された第２のトランジスタと、エミッタが電源側
に接続され、ベースが前記第２のトランジスタのベース
に接続された第３のトランジスタと、エミッタが前記第
３のトランジスタのコレクタに接続され、ベースが第１
の基準電位点に接続された第４のトランジスタと、エミ
ッタが前記第４のトランジスタのコレクタに接続され、
ベースが前記第１のトランジスタのベースに接続された
第５のトランジスタと、エミッタが前記第５のトランジ
スタのコレクタに接続され、ベースが出力端子に接続さ
れ、コレクタが第２の基準電位源に接続された第６のト
ランジスタとを備えるバッファ回路である。
続された第１のトランジスタと、エミッタが前記第１の
トランジスタのコレクタに接続され、コレクタが電源側
に接続された第２のトランジスタと、エミッタが電源側
に接続され、ベースが前記第２のトランジスタのベース
に接続された第３のトランジスタと、エミッタが前記第
３のトランジスタのコレクタに接続され、ベースが第１
の基準電位点に接続された第４のトランジスタと、エミ
ッタが前記第４のトランジスタのコレクタに接続され、
ベースが前記第１のトランジスタのベースに接続された
第５のトランジスタと、エミッタが前記第５のトランジ
スタのコレクタに接続され、ベースが出力端子に接続さ
れ、コレクタが第２の基準電位源に接続された第６のト
ランジスタとを備えるバッファ回路である。
【００１７】
【作用】本発明は、上述の構成にすることにより、カス
ケード接続された２個のトランジスタのコレクタ・エミ
ッタ間の電圧が等しくなり、それに伴い、前記２個のト
ランジスタのコレクタ電流も等しくなる。この結果、入
力端子に接続されたトランジスタのベース電流を帰還用
トランジスタのベース電流で補償されることになる。
ケード接続された２個のトランジスタのコレクタ・エミ
ッタ間の電圧が等しくなり、それに伴い、前記２個のト
ランジスタのコレクタ電流も等しくなる。この結果、入
力端子に接続されたトランジスタのベース電流を帰還用
トランジスタのベース電流で補償されることになる。
【００１８】
【実施例】以下、本発明を図面を参照して詳細に説明す
る。
る。
【００１９】図１は、本発明の第１の実施例を示すもの
である。
である。
【００２０】尚、以下、入力端子をＩＮ0 、また出力端
子をＯＵＴ0 とした場合について、実施例の説明を行
う。
子をＯＵＴ0 とした場合について、実施例の説明を行
う。
【００２１】図１において、１はＮＰＮ型の第１トラン
ジスタであり、ベースが入力端子ＩＮ０に接続され、エ
ミッタが出力端子ＯＵＴ０に接続されるとともに電流源
９を介して基準電位点ＶＥＥに接続されている。このＮ
ＰＮ型の第１トランジスタ１には、第１トランジスタ１
と同極性であるＮＰＮ型の第２トランジスタ２が接続さ
れ、第２トランジスタ２のエミッタは第１トランジスタ
１のコレクタに、またコレクタは電源ＶＣＣにそれぞれ
接続されている。
ジスタであり、ベースが入力端子ＩＮ０に接続され、エ
ミッタが出力端子ＯＵＴ０に接続されるとともに電流源
９を介して基準電位点ＶＥＥに接続されている。このＮ
ＰＮ型の第１トランジスタ１には、第１トランジスタ１
と同極性であるＮＰＮ型の第２トランジスタ２が接続さ
れ、第２トランジスタ２のエミッタは第１トランジスタ
１のコレクタに、またコレクタは電源ＶＣＣにそれぞれ
接続されている。
【００２２】一方、前記基準電位点ＶEEと電源ＶCCとの
間には、ＰＮＰ型の第３トランジスタ３、第４トランジ
スタ４、第５トランジスタ５、及び第６トランジスタ６
がカスケード接続されている。即ち、第３トランジスタ
３のエミッタが電源ＶCCに接続されるとともにコレクタ
が第４トランジスタ４のエミッタに接続され、第４トラ
ンジスタ４のコレクタが第５トランジスタ５のエミッタ
に接続されている。また、第５トランジスタ５のコレク
タは第６トランジスタ６のエミッタに接続されるととも
に第６トランジスタ６のコレクタは基準電位点ＶEEに接
続されている。
間には、ＰＮＰ型の第３トランジスタ３、第４トランジ
スタ４、第５トランジスタ５、及び第６トランジスタ６
がカスケード接続されている。即ち、第３トランジスタ
３のエミッタが電源ＶCCに接続されるとともにコレクタ
が第４トランジスタ４のエミッタに接続され、第４トラ
ンジスタ４のコレクタが第５トランジスタ５のエミッタ
に接続されている。また、第５トランジスタ５のコレク
タは第６トランジスタ６のエミッタに接続されるととも
に第６トランジスタ６のコレクタは基準電位点ＶEEに接
続されている。
【００２３】また、第３トランジスタ３のベースは第２
トランジスタ２のベースに接続され、第４トランジスタ
４のベースは第２トランジスタ２のエミッタに接続され
ている。また、第５トランジスタ５のベースは第１トラ
ンジスタ１のベースに接続され、第６トランジスタ６の
ベースは第１トランジスタ１のエミッタに接続されてい
る。
トランジスタ２のベースに接続され、第４トランジスタ
４のベースは第２トランジスタ２のエミッタに接続され
ている。また、第５トランジスタ５のベースは第１トラ
ンジスタ１のベースに接続され、第６トランジスタ６の
ベースは第１トランジスタ１のエミッタに接続されてい
る。
【００２４】次に、このバッファ回路の動作を説明す
る。
る。
【００２５】今、電源の電圧はＶCCであるため、第３ト
ランジスタ３のベースであるＡ点の電圧はＶCC−ＶBEと
なり、第２トランジスタ２のエミッタであるＣ点の電圧
はＶCC−２ＶBEとなり、また、第４トランジスタ４のコ
レクタであるＤ点の電圧はＶCC−ＶBEとなる。従って、
第３トランジスタ３のコレクタ・エミッタ間の電圧はＶ
BEとなる。
ランジスタ３のベースであるＡ点の電圧はＶCC−ＶBEと
なり、第２トランジスタ２のエミッタであるＣ点の電圧
はＶCC−２ＶBEとなり、また、第４トランジスタ４のコ
レクタであるＤ点の電圧はＶCC−ＶBEとなる。従って、
第３トランジスタ３のコレクタ・エミッタ間の電圧はＶ
BEとなる。
【００２６】一方、Ｅ点の電圧をｅとすると、Ｆ点での
電圧はｅ−ＶBEとなり、Ｇ点での電圧はｅ−２ＶBEとな
り、また、Ｈ点での電圧はｅ−ＶBEとなる。従って、第
５トランジスタ５もコレクタ・エミッタ間の電圧はＶBE
となる。
電圧はｅ−ＶBEとなり、Ｇ点での電圧はｅ−２ＶBEとな
り、また、Ｈ点での電圧はｅ−ＶBEとなる。従って、第
５トランジスタ５もコレクタ・エミッタ間の電圧はＶBE
となる。
【００２７】つまり、第４トランジスタ４、及び第６ト
ランジスタ６がアーリ効果抑圧用のトランジスタとして
動作する。
ランジスタ６がアーリ効果抑圧用のトランジスタとして
動作する。
【００２８】従って、第３トランジスタ３と第５トラン
ジスタ５のコレクタ・エミッタ間の電圧は、同一値とな
るため両者のベース電流も同一値となり、入力端子から
第１トランジスタ１のベースへベース電流が流入するこ
とはない。
ジスタ５のコレクタ・エミッタ間の電圧は、同一値とな
るため両者のベース電流も同一値となり、入力端子から
第１トランジスタ１のベースへベース電流が流入するこ
とはない。
【００２９】以上のことから、前段にピークホールド回
路回路が接続されている場合、ピークホールド回路を構
成するコンデンサ、及びバッファ回路のリーク電流に起
因するリップルを押さえることができ、高インピーダン
スのバッファ回路として動作する。
路回路が接続されている場合、ピークホールド回路を構
成するコンデンサ、及びバッファ回路のリーク電流に起
因するリップルを押さえることができ、高インピーダン
スのバッファ回路として動作する。
【００３０】尚、本実施例では入力端子ＩＮ0 、また出
力端子ＯＵＴ0 を使用した場合で説明を行ったが、入力
端子はＩＮ1 でも可能であり、また出力端子もＯＵＴ1
でも可能である。
力端子ＯＵＴ0 を使用した場合で説明を行ったが、入力
端子はＩＮ1 でも可能であり、また出力端子もＯＵＴ1
でも可能である。
【００３１】次に、図２に本発明バッファ回路の第２実
施例を示す。
施例を示す。
【００３２】尚、回路の動作は、第１の実施例と同様な
ため、その説明は省略する。
ため、その説明は省略する。
【００３３】第２の実施例が、第１の実施例と異なる点
は、構成されるトランジスタの極性を第１の実施例に対
して逆極性とした点である。
は、構成されるトランジスタの極性を第１の実施例に対
して逆極性とした点である。
【００３４】図２において、１はＰＮＰ型の第１トラン
ジスタであり、ベースが入力端子ＩＮ0 に接続され、コ
レクタが出力端子ＯＵＴ0 に接続されるとともに電流源
９を介して電源ＶCCに接続されている。このＮＰＮ型の
第１トランジスタ１と同極性であるＮＰＮ型の第２トラ
ンジスタ２がカスケード接続されている。即ち、第２ト
ランジスタ２のエミッタが第１トランジスタ１のコレク
タに、またコレクタが基準電位点ＶEEにそれぞれ接続さ
れている。
ジスタであり、ベースが入力端子ＩＮ0 に接続され、コ
レクタが出力端子ＯＵＴ0 に接続されるとともに電流源
９を介して電源ＶCCに接続されている。このＮＰＮ型の
第１トランジスタ１と同極性であるＮＰＮ型の第２トラ
ンジスタ２がカスケード接続されている。即ち、第２ト
ランジスタ２のエミッタが第１トランジスタ１のコレク
タに、またコレクタが基準電位点ＶEEにそれぞれ接続さ
れている。
【００３５】一方、前記基準電位点ＶEEと電源ＶCCとの
間には、ＮＰＮ型の第３トランジスタ３、第４トランジ
スタ４、第５トランジスタ５、及び第６トランジスタ６
がカスケード接続されている。即ち、第３トランジスタ
３のエミッタが基準電位点ＶEEに接続されるとともにコ
レクタが第４トランジスタ４のエミッタに接続され、第
４トランジスタ４のコレクタが第５トランジスタ５のエ
ミッタに接続されている。また、第５トランジスタ５の
コレクタは第６トランジスタ６のエミッタに接続される
とともに第６トランジスタ６のコレクタは電源ＶCCに接
続されている。
間には、ＮＰＮ型の第３トランジスタ３、第４トランジ
スタ４、第５トランジスタ５、及び第６トランジスタ６
がカスケード接続されている。即ち、第３トランジスタ
３のエミッタが基準電位点ＶEEに接続されるとともにコ
レクタが第４トランジスタ４のエミッタに接続され、第
４トランジスタ４のコレクタが第５トランジスタ５のエ
ミッタに接続されている。また、第５トランジスタ５の
コレクタは第６トランジスタ６のエミッタに接続される
とともに第６トランジスタ６のコレクタは電源ＶCCに接
続されている。
【００３６】また、第３トランジスタ３のベースは第２
トランジスタ２のベースに接続され、第４トランジスタ
４のベースは第２トランジスタ２のエミッタに接続され
ている。また、第５トランジスタ５のベースは第１トラ
ンジスタ１のベースに接続され、第６トランジスタ６の
ベースはトランジスタ１のエミッタに接続されている。
トランジスタ２のベースに接続され、第４トランジスタ
４のベースは第２トランジスタ２のエミッタに接続され
ている。また、第５トランジスタ５のベースは第１トラ
ンジスタ１のベースに接続され、第６トランジスタ６の
ベースはトランジスタ１のエミッタに接続されている。
【００３７】尚、本実施例では入力端子ＩＮ0 、また出
力端子ＯＵＴ0 を使用した場合で説明を行ったが、第１
の実施例と同様に入力端子はＩＮ1 でも可能であり、ま
た出力端子もＯＵＴ1 でも可能である。
力端子ＯＵＴ0 を使用した場合で説明を行ったが、第１
の実施例と同様に入力端子はＩＮ1 でも可能であり、ま
た出力端子もＯＵＴ1 でも可能である。
【００３８】次に、図３に本発明の第３の実施例を示
す。
す。
【００３９】尚、回路の動作は第１の実施例と同様なた
め、その説明は省略する。
め、その説明は省略する。
【００４０】第３の実施例が第１の実施例と異なってい
る点は、第１トランジスタ１に第８トランジスタ８をダ
ーリントン接続した構成とするとともに、アーリ効果抑
圧用の第６トランジスタ６に第７トランジスタ７をダー
リントン接続した構成とした点である。
る点は、第１トランジスタ１に第８トランジスタ８をダ
ーリントン接続した構成とするとともに、アーリ効果抑
圧用の第６トランジスタ６に第７トランジスタ７をダー
リントン接続した構成とした点である。
【００４１】図３において、１はＮＰＮ型の第１トラン
ジスタであり、ベースが入力端子ＩＮ０に接続され、エ
ミッタがダーリントン接続された第８トランジスタ８の
ベースに接続される。そして、第８トランジスタ８のコ
レクタは電源ＶＣＣに接続され、エミッタは出力端子Ｏ
ＵＴ０に接続されるとともに電流源９を介して基準電位
点ＶＥＥに接続されている。このＮＰＮ型の第１トラン
ジスタ１には、第１トランジスタ１と同極性であるＮＰ
Ｎ型の第２トランジスタ２が接続され、第２トランジス
タ２のエミッタは第１トランジスタ１のコレクタに、ま
たコレクタは電源ＶＣＣにそれぞれ接続されている。
ジスタであり、ベースが入力端子ＩＮ０に接続され、エ
ミッタがダーリントン接続された第８トランジスタ８の
ベースに接続される。そして、第８トランジスタ８のコ
レクタは電源ＶＣＣに接続され、エミッタは出力端子Ｏ
ＵＴ０に接続されるとともに電流源９を介して基準電位
点ＶＥＥに接続されている。このＮＰＮ型の第１トラン
ジスタ１には、第１トランジスタ１と同極性であるＮＰ
Ｎ型の第２トランジスタ２が接続され、第２トランジス
タ２のエミッタは第１トランジスタ１のコレクタに、ま
たコレクタは電源ＶＣＣにそれぞれ接続されている。
【００４２】一方、前記基準電位点ＶEEと電源ＶCCとの
間には、ＰＮＰ型の第３トランジスタ３、第４トランジ
スタ４、第５トランジスタ５、及び第６トランジスタ６
がカスケード接続されている。即ち、第３トランジスタ
３のエミッタが電源ＶCCに接続されるとともにコレクタ
が第４トランジスタ４のエミッタに接続され、第４トラ
ンジスタ４のコレクタが第５トランジスタ５のエミッタ
に接続されている。また、第５トランジスタ５のコレク
タは第６トランジスタ６のエミッタに接続されるととも
に第６トランジスタ６のコレクタは基準電位点ＶEEに接
続されている。
間には、ＰＮＰ型の第３トランジスタ３、第４トランジ
スタ４、第５トランジスタ５、及び第６トランジスタ６
がカスケード接続されている。即ち、第３トランジスタ
３のエミッタが電源ＶCCに接続されるとともにコレクタ
が第４トランジスタ４のエミッタに接続され、第４トラ
ンジスタ４のコレクタが第５トランジスタ５のエミッタ
に接続されている。また、第５トランジスタ５のコレク
タは第６トランジスタ６のエミッタに接続されるととも
に第６トランジスタ６のコレクタは基準電位点ＶEEに接
続されている。
【００４３】また、第３トランジスタ３のベースは第２
トランジスタ２のベースに接続され、第４トランジスタ
４のベースは第２トランジスタ２のエミッタに接続され
ている。また、第５トランジスタ５のベースは第１トラ
ンジスタ１のベースに接続され、第６トランジスタ６の
ベースはダーリントン接続された第７トランジスタ７の
エミッタに接続されている。尚、第７トランジスタ７の
ベースは第８トランジスタ８のエミッタに接続されてい
る。
トランジスタ２のベースに接続され、第４トランジスタ
４のベースは第２トランジスタ２のエミッタに接続され
ている。また、第５トランジスタ５のベースは第１トラ
ンジスタ１のベースに接続され、第６トランジスタ６の
ベースはダーリントン接続された第７トランジスタ７の
エミッタに接続されている。尚、第７トランジスタ７の
ベースは第８トランジスタ８のエミッタに接続されてい
る。
【００４４】従って、第１トランジスタ１の入力インピ
ーダンスが高くなり、少量の電流を流すだけで第８トラ
ンジスタ８のエミッタに十分な出力を得ることができ
る。このため、前段に接続されているピークホールド回
路を構成するコンデンサの容量を小さくすることが可能
となり、従来、外付けであったピークホールド用コンデ
ンサをＩＣ内に内蔵することができる。
ーダンスが高くなり、少量の電流を流すだけで第８トラ
ンジスタ８のエミッタに十分な出力を得ることができ
る。このため、前段に接続されているピークホールド回
路を構成するコンデンサの容量を小さくすることが可能
となり、従来、外付けであったピークホールド用コンデ
ンサをＩＣ内に内蔵することができる。
【００４５】尚、本実施例では入力端子ＩＮ0 、また出
力端子ＯＵＴ0 を使用した場合で説明を行ったが、第１
の実施例と同様に入力端子はＩＮ1 でも可能であり、ま
た出力端子もＯＵＴ1 でも可能である。
力端子ＯＵＴ0 を使用した場合で説明を行ったが、第１
の実施例と同様に入力端子はＩＮ1 でも可能であり、ま
た出力端子もＯＵＴ1 でも可能である。
【００４６】次に、図４に本発明の第４の実施例を示
す。
す。
【００４７】尚、回路の動作は第１の実施例と同様なた
め、その説明は省略する。
め、その説明は省略する。
【００４８】第４の実施例が第１の実施例と異なる点
は、第３トランジスタ３のアーリ効果用圧用の第４トラ
ンジスタ４のベースを第２トランジスタ２のエミッタに
接続するのではなく、別の基準電位点ＤＣ１に接続した
点である。
は、第３トランジスタ３のアーリ効果用圧用の第４トラ
ンジスタ４のベースを第２トランジスタ２のエミッタに
接続するのではなく、別の基準電位点ＤＣ１に接続した
点である。
【００４９】図４において、１はＮＰＮ型の第１トラン
ジスタであり、ベースが入力端子ＩＮ０に接続され、エ
ミッタが出力端子ＯＵＴ０に接続されるとともに電流源
９を介して基準電位点ＶＥＥに接続されている。このＮ
ＰＮ型の第１トランジスタ１には、第１トランジスタ１
と同極性であるＮＰＮ型の第２トランジスタ２が接続さ
れ、第２トランジスタ２のエミッタは第１トランジスタ
１のコレクタに、またコレクタは電源ＶＣＣにそれぞれ
接続されている。
ジスタであり、ベースが入力端子ＩＮ０に接続され、エ
ミッタが出力端子ＯＵＴ０に接続されるとともに電流源
９を介して基準電位点ＶＥＥに接続されている。このＮ
ＰＮ型の第１トランジスタ１には、第１トランジスタ１
と同極性であるＮＰＮ型の第２トランジスタ２が接続さ
れ、第２トランジスタ２のエミッタは第１トランジスタ
１のコレクタに、またコレクタは電源ＶＣＣにそれぞれ
接続されている。
【００５０】一方、前記基準電位点ＶEEと電源ＶCCとの
間には、ＰＮＰ型の第３トランジスタ３、第４トランジ
スタ４、第５トランジスタ５、及び第６トランジスタ６
がカスケード接続されている。即ち、第３トランジスタ
３のエミッタが電源ＶCCに接続されるとともにコレクタ
が第４トランジスタ４のエミッタに接続され、第４トラ
ンジスタ４のコレクタが第５トランジスタ５のエミッタ
に接続されている。また、第５トランジスタ５のコレク
タは第６トランジスタ６のエミッタに接続されるととも
に第６トランジスタ６のコレクタは基準電位点ＶEEに接
続されている。
間には、ＰＮＰ型の第３トランジスタ３、第４トランジ
スタ４、第５トランジスタ５、及び第６トランジスタ６
がカスケード接続されている。即ち、第３トランジスタ
３のエミッタが電源ＶCCに接続されるとともにコレクタ
が第４トランジスタ４のエミッタに接続され、第４トラ
ンジスタ４のコレクタが第５トランジスタ５のエミッタ
に接続されている。また、第５トランジスタ５のコレク
タは第６トランジスタ６のエミッタに接続されるととも
に第６トランジスタ６のコレクタは基準電位点ＶEEに接
続されている。
【００５１】また、第３トランジスタ３のベースは第２
トランジスタ２のベースに接続され、第４トランジスタ
４のベースは基準電位点ＤＣ１に接続されている。ま
た、第５トランジスタ５のベースは第１トランジスタ１
のベースに接続され、第６トランジスタ６のベースは第
１トランジスタ１のエミッタに接続されている。
トランジスタ２のベースに接続され、第４トランジスタ
４のベースは基準電位点ＤＣ１に接続されている。ま
た、第５トランジスタ５のベースは第１トランジスタ１
のベースに接続され、第６トランジスタ６のベースは第
１トランジスタ１のエミッタに接続されている。
【００５２】従って、第４トランジスタ４のベース電流
が第１トランジスタ１のエミッタに流れ込むことがない
ため、第４トランジスタ４のベース電流による影響を除
去することができ、より高精度のバッファ回路を得るこ
とができる。
が第１トランジスタ１のエミッタに流れ込むことがない
ため、第４トランジスタ４のベース電流による影響を除
去することができ、より高精度のバッファ回路を得るこ
とができる。
【００５３】尚、本実施例では入力端子ＩＮ0 、また出
力端子ＯＵＴ0 を使用した場合で説明を行ったが、第１
の実施例と同様に入力端子はＩＮ1 でも可能であり、ま
た出力端子もＯＵＴ1 でも可能である。
力端子ＯＵＴ0 を使用した場合で説明を行ったが、第１
の実施例と同様に入力端子はＩＮ1 でも可能であり、ま
た出力端子もＯＵＴ1 でも可能である。
【００５４】
【発明の効果】本発明は、上述の如く構成することによ
り、アーリ効果によるベース幅変調を抑圧できるので、
入力端子からの動作点電圧に影響されることなく、低入
力電流による高インピーダンスのバッファ回路を得るこ
とができる。
り、アーリ効果によるベース幅変調を抑圧できるので、
入力端子からの動作点電圧に影響されることなく、低入
力電流による高インピーダンスのバッファ回路を得るこ
とができる。
【図１】本発明のバッファ回路の第１の実施例である。
【図２】本発明のバッファ回路の第２の実施例である。
【図３】本発明のバッファ回路の第３の実施例である。
【図４】本発明のバッファ回路の第４の実施例である。
【図５】従来のバッファ回路を示す図である。
１ 第１トランジスタ ２ 第２トランジスタ ３ 第３トランジスタ ４ 第４トランジスタ ５ 第５トランジスタ ６ 第６トランジスタ ７ 第７トランジスタ ８ 第８トランジスタ
Claims (5)
- 【請求項１】 お互いのベースが接続された第１ＮＰＮ
型トランジスタと第１ＰＮＰ型トランジスタとからなる
第１のトランジスタ対と、該第１のトランジスタ対と同
構成の第２ＮＰＮ型トランジスタと第２ＰＮＰ型トラン
ジスタとからなる第２のトランジスタ対と、前記第１及
び第２ＮＰＮ型トランジスタ若しくは前記第１及び第２
ＰＮＰ型トランジスタのコレクタ・エミッタ間にコレク
タ及びエミッタが接続され、ベースが入力端子に接続さ
れたアーリ効果抑圧用のトランジスタとから構成される
バッファ回路。 - 【請求項２】 エミッタが出力端子に接続された第１の
トランジスタと、エミッタが前記第１のトランジスタの
コレクタに接続された第２のトランジスタと、エミッタ
が電源に接続され、ベースが前記第２のトランジスタの
ベースに接続された第３のトランジスタと、エミッタが
前記第３のトランジスタのコレクタに接続され、ベース
が前記第２のトランジスタのエミッタに接続された第４
のトランジスタと、エミッタが前記第４のトランジスタ
のコレクタに接続され、ベースが前記第１のトランジス
タのベースに接続された第５のトランジスタと、エミッ
タが前記第５のトランジスタのコレクタに接続され、ベ
ースが出力端子に接続され、コレクタが基準電位点に接
続された第６のトランジスタとを備えるバッファ回路。 - 【請求項３】 エミッタが出力端子に接続された第１の
トランジスタと、エミッタが前記第１のトランジスタの
コレクタに接続された第２のトランジスタと、エミッタ
が基準電位点に接続され、ベースが前記第２のトランジ
スタのベースに接続された第３のトランジスタと、エミ
ッタが前記第３のトランジスタのコレクタに接続され、
ベースが前記第２のトランジスタのエミッタに接続され
た第４のトランジスタと、エミッタが前記第４のトラン
ジスタのコレクタに接続され、ベースが前記第１のトラ
ンジスタのベースに接続された第５のトランジスタと、
エミッタが前記第５のトランジスタのコレクタに接続さ
れ、ベースが出力端子に接続され、コレクタが電源に接
続された第６のトランジスタとを備えるバッファ回路。 - 【請求項４】 エミッタが第８のトランジスタのベース
にダーリントン接続され、ベース若しくはコレクタに第
１若しくは第２の入力端子が接続された第１のトランジ
スタと、エミッタが前記第１のトランジスタのコレクタ
に接続され、コレクタが電源及び第１の出力端子に接続
された第２のトランジスタと、エミッタが前記電源に接
続され、ベースが前記第２のトランジスタのベースに接
続された第３のトランジスタと、エミッタが前記第３の
トランジスタのコレクタに接続され、ベースが前記第２
のトランジスタのエミッタに接続された第４のトランジ
スタと、エミッタが前記第４のトランジスタのコレクタ
に接続され、ベースが前記第１のトランジスタのベース
に接続された第５のトランジスタと、エミッタが前記第
５のトランジスタのコレクタに接続され、コレクタが基
準電位点に接続された第６のトランジスタと、エミッタ
が前記第６のトランジスタのベースにダーリントン接続
され、ベースが第２の出力端子に接続され、コレクタが
基準電位点に接続された第７のトランジスタとを備える
バッファ回路。 - 【請求項５】 エミッタが出力端子に接続された第１の
トランジスタと、エミッタが前記第１のトランジスタの
コレクタに接続され、コレクタが電源に接続された第２
のトランジスタと、エミッタが電源に接続され、ベース
が前記第２のトランジスタのベースに接続された第３の
トランジスタと、エミッタが前記第３のトランジスタの
コレクタに接続され、ベースが第１の基準電位点に接続
された第４のトランジスタと、エミッタが前記第４のト
ランジスタのコレクタに接続され、ベースが前記第１の
トランジスタのベースに接続された第５のトランジスタ
と、エミッタが前記第５のトランジスタのコレクタに接
続され、ベースが出力端子に接続され、コレクタが第２
の基準電位点に接続された第６のトランジスタとを備え
るバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02127193A JP3172310B2 (ja) | 1993-02-09 | 1993-02-09 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02127193A JP3172310B2 (ja) | 1993-02-09 | 1993-02-09 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06237130A JPH06237130A (ja) | 1994-08-23 |
| JP3172310B2 true JP3172310B2 (ja) | 2001-06-04 |
Family
ID=12050460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02127193A Expired - Fee Related JP3172310B2 (ja) | 1993-02-09 | 1993-02-09 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3172310B2 (ja) |
-
1993
- 1993-02-09 JP JP02127193A patent/JP3172310B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06237130A (ja) | 1994-08-23 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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