JPH0786895A - 出力回路 - Google Patents
出力回路Info
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- JPH0786895A JPH0786895A JP5229912A JP22991293A JPH0786895A JP H0786895 A JPH0786895 A JP H0786895A JP 5229912 A JP5229912 A JP 5229912A JP 22991293 A JP22991293 A JP 22991293A JP H0786895 A JPH0786895 A JP H0786895A
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- transistor
- current
- collector
- output
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Abstract
(57)【要約】
【目的】カレントミラー回路内のトランジスタが飽和す
ると回路バランスがくずれる。これを検知し基準電流を
制限し出力トランジスタの飽和点を制御する。 【構成】出力トランジスタＱ3 をバイアスするトランジ
スタＱ2 と、このＱ2 と同一特性でカレントミラー回路
を形成するためのトランジスタＱ6 及び基準電流発生用
のトランジスタＱ1 と、前記Ｑ6 、Ｑ1 におけるコレク
タ電流を制御するカレントミラー回路構成のトランジス
タＱ11，Ｑ9 ，Ｑ8 と、Ｑ6 のコレクタにベースを接続
してトランジスタＱ2 の飽和に伴うＱ6 のコレクタ電流
変化を検知するトランジスタＱ7 と、このＱ7 の出力に
より動作しトランジスタＱ11，Ｑ9，Ｑ8 の共通ベース
を制御し、もってトランジスタＱ1 のコレクタ電流を制
限するトランジスタＱ10とから構成される。
ると回路バランスがくずれる。これを検知し基準電流を
制限し出力トランジスタの飽和点を制御する。 【構成】出力トランジスタＱ3 をバイアスするトランジ
スタＱ2 と、このＱ2 と同一特性でカレントミラー回路
を形成するためのトランジスタＱ6 及び基準電流発生用
のトランジスタＱ1 と、前記Ｑ6 、Ｑ1 におけるコレク
タ電流を制御するカレントミラー回路構成のトランジス
タＱ11，Ｑ9 ，Ｑ8 と、Ｑ6 のコレクタにベースを接続
してトランジスタＱ2 の飽和に伴うＱ6 のコレクタ電流
変化を検知するトランジスタＱ7 と、このＱ7 の出力に
より動作しトランジスタＱ11，Ｑ9，Ｑ8 の共通ベース
を制御し、もってトランジスタＱ1 のコレクタ電流を制
限するトランジスタＱ10とから構成される。
Description
【０００１】
【産業上の利用分野】この発明は特に電力増幅器に用い
られ低電圧電源で高速スイッチングする出力回路に関す
る。
られ低電圧電源で高速スイッチングする出力回路に関す
る。
【０００２】
【従来の技術】図３は従来の出力回路の構成を示す回路
図である。コンプリメンタリなプッシュプル出力段を構
成するＮＰＮトランジスタＱ3 、ＰＮＰトランジスタＱ
4 の各エミッタは出力端子OUT に接続されている。トラ
ンジスタＱ3 のベースにはドライブ用のＰＮＰトランジ
スタＱ2 のコレクタが接続されている。このトランジス
タＱ2 のエミッタとトランジスタＱ3 のコレクタは電源
電圧Ｖccに接続される。トランジスタＱ2 のベースはＰ
ＮＰトランジスタＱ1 のベース及びコレクタと接続され
トランジスタＱ1 のエミッタは電源電圧Ｖccに接続さ
れ、コレクタは定電流源Ｉo を介して接地電圧GND に接
続される。これらトランジスタＱ1 ，Ｑ2 、定電流源Ｉ
o でカレントミラー回路が形成されている。
図である。コンプリメンタリなプッシュプル出力段を構
成するＮＰＮトランジスタＱ3 、ＰＮＰトランジスタＱ
4 の各エミッタは出力端子OUT に接続されている。トラ
ンジスタＱ3 のベースにはドライブ用のＰＮＰトランジ
スタＱ2 のコレクタが接続されている。このトランジス
タＱ2 のエミッタとトランジスタＱ3 のコレクタは電源
電圧Ｖccに接続される。トランジスタＱ2 のベースはＰ
ＮＰトランジスタＱ1 のベース及びコレクタと接続され
トランジスタＱ1 のエミッタは電源電圧Ｖccに接続さ
れ、コレクタは定電流源Ｉo を介して接地電圧GND に接
続される。これらトランジスタＱ1 ，Ｑ2 、定電流源Ｉ
o でカレントミラー回路が形成されている。
【０００３】また、トランジスタＱ4 のベースにはドラ
イブ用のＮＰＮトランジスタＱ5 のコレクタが接続され
ている。このトランジスタＱ5 のベースは入力端子INで
あり、エミッタはトランジスタＱ4 のコレクタと共に接
地される。
イブ用のＮＰＮトランジスタＱ5 のコレクタが接続され
ている。このトランジスタＱ5 のベースは入力端子INで
あり、エミッタはトランジスタＱ4 のコレクタと共に接
地される。
【０００４】トランジスタＱ3 とＱ4 のベース間はバイ
アス用ダイオードＤ1 ，Ｄ2 を介して接続されている。
これはトランジスタＱ3 とＱ4 間の動作の切り換えをス
ムーズにし、Ｑ3 とＱ4 をわずかな電流で同時オンさせ
るためである。
アス用ダイオードＤ1 ，Ｄ2 を介して接続されている。
これはトランジスタＱ3 とＱ4 間の動作の切り換えをス
ムーズにし、Ｑ3 とＱ4 をわずかな電流で同時オンさせ
るためである。
【０００５】上記構成の回路のスイッチング動作につい
て説明する。Ｑ5 がオフするとＱ2の電流はすべてＱ3
へ流れ込み、Ｑ3 のエミッタすなわち出力端子OUT の電
位は正方向に上昇し、Ｑ2 が飽和する電位で止まる。こ
の時の出力端子の電位Ｖoutは、Ｑ2 の飽和電位をＶCEs
at(Q2) 、Ｑ3 のベース，エミッタ間電圧をＶBE(Q3)と
すると、 Ｖout ＝Ｖcc−ＶCEsat(Q2) −ＶBE(Q3) …(1) 次に、Ｑ5 がオンし、Ｑ2 のコレクタ電流を全部引き抜
き、Ｑ4 のベース電流を引きＱ4 をオンさせたとすると
Ｖout は、 Ｖout ＝ＶCEsat(Q5) ＋ＶBE(Q4) …(2) となる。このようにプッシュプル出力部は容量性負荷の
充放電に適し、ＭＯＳトランジスタのゲートドライブ等
に適している。
て説明する。Ｑ5 がオフするとＱ2の電流はすべてＱ3
へ流れ込み、Ｑ3 のエミッタすなわち出力端子OUT の電
位は正方向に上昇し、Ｑ2 が飽和する電位で止まる。こ
の時の出力端子の電位Ｖoutは、Ｑ2 の飽和電位をＶCEs
at(Q2) 、Ｑ3 のベース，エミッタ間電圧をＶBE(Q3)と
すると、 Ｖout ＝Ｖcc−ＶCEsat(Q2) −ＶBE(Q3) …(1) 次に、Ｑ5 がオンし、Ｑ2 のコレクタ電流を全部引き抜
き、Ｑ4 のベース電流を引きＱ4 をオンさせたとすると
Ｖout は、 Ｖout ＝ＶCEsat(Q5) ＋ＶBE(Q4) …(2) となる。このようにプッシュプル出力部は容量性負荷の
充放電に適し、ＭＯＳトランジスタのゲートドライブ等
に適している。
【０００６】しかしながら、Ｑ2 が飽和することによる
ストレージ時間によってＱ3 のオンからＱ4 のオンへの
切り換わりが遅れ、高速なスイッチングを妨げるという
問題がある。特に集積回路では通常ＰＮＰトランジスタ
をラテラル構造で作るため特にスイッチングが遅い。こ
れに対しＱ5 では飽和に入るもののＮＰＮトランジスタ
であることや、入力がやはりプッシュプル型で印加され
ることによりＱ5 のスイッチングは速い。
ストレージ時間によってＱ3 のオンからＱ4 のオンへの
切り換わりが遅れ、高速なスイッチングを妨げるという
問題がある。特に集積回路では通常ＰＮＰトランジスタ
をラテラル構造で作るため特にスイッチングが遅い。こ
れに対しＱ5 では飽和に入るもののＮＰＮトランジスタ
であることや、入力がやはりプッシュプル型で印加され
ることによりＱ5 のスイッチングは速い。
【０００７】上記問題を改善する構成として図４のよう
な回路図がある。図３の構成に比べてダイオードＤ3 〜
Ｄ5 、Ｑ6 が追加されている。すなわち、Ｑ3 のベース
にダイオードＤ3 を介してＰＮＰトランジスタＱ6 のエ
ミッタが接続されている。Ｑ6 のベースは定電流源に接
続され、コレクタは接地される。Ｑ1 のコレクタとこの
Ｑ6 のベースの接続点の間にはダイオードＤ4 ，Ｄ5 が
直列に接続されている。
な回路図がある。図３の構成に比べてダイオードＤ3 〜
Ｄ5 、Ｑ6 が追加されている。すなわち、Ｑ3 のベース
にダイオードＤ3 を介してＰＮＰトランジスタＱ6 のエ
ミッタが接続されている。Ｑ6 のベースは定電流源に接
続され、コレクタは接地される。Ｑ1 のコレクタとこの
Ｑ6 のベースの接続点の間にはダイオードＤ4 ，Ｄ5 が
直列に接続されている。
【０００８】上記回路動作を説明する。Ｑ1 のベース，
エミッタ間電圧をＶBE(Q1)、ダイオードＤ4 ，Ｄ5 の順
方向電圧をＶD4，ＶD5とすれば、Ｑ6 のベース電位ＶB
(Q6)は次式で表せる。 ＶB(Q6) ＝Ｖcc−ＶBE(Q1)−ＶD4−ＶD5 …(3) ここで、簡単のためＶBE(Q1)＝ＶD4＝ＶD5＝ＶBEとすれ
ば (3)式は次式となる。
エミッタ間電圧をＶBE(Q1)、ダイオードＤ4 ，Ｄ5 の順
方向電圧をＶD4，ＶD5とすれば、Ｑ6 のベース電位ＶB
(Q6)は次式で表せる。 ＶB(Q6) ＝Ｖcc−ＶBE(Q1)−ＶD4−ＶD5 …(3) ここで、簡単のためＶBE(Q1)＝ＶD4＝ＶD5＝ＶBEとすれ
ば (3)式は次式となる。
【０００９】ＶB(Q6) ＝Ｖcc−３ＶBE …(4) 一方、Ｄ3 のアノード側の電位、すなわちＱ3 のベース
電位ＶB(Q3) は、 ＶB(Q3) ＝Ｖout ＋ＶBE(Q3)＝Ｖout ＋ＶBE …(5) と表され、もし、 ＶBE(Q3)＝ＶB(Q6) ＋ＶBE(Q6)＋ＶD3＝ＶB(Q6) ＋２ＶBE …(6) （ただし、ＶBE(Q6)＝ＶD3＝ＶBEとした）であれば、Ｄ
3 ，Ｑ6 が導通し、Ｑ2 のコレクタ電流すなわちＱ3 の
ベース，ドライブ電流は接地電圧GND へと抜けてしま
い、ドライブが抑制される。上記(6) 式を(4) ，(5) 式
で表せば、 Ｖout ＋ＶBE＝Ｖcc−３ＶBE＋２ＶBE Ｖout ＝Ｖcc−２ＶBE …(7) の電圧でクランプがかかることがわかる。(7) 式を(5)
式に戻して考えると、 ＶB(Q3) ＝Ｖcc−２ＶBE＋ＶBE＝Ｖcc−ＶBE …(8) 上記(8) 式より、Ｑ2 のコレクタ，エミッタ間電圧ＶCE
(Q2)が、 ＶCE(Q2)＝Ｖcc−ＶB(Q3) ＝Ｖcc−Ｖcc＋ＶBE＝ＶBE …(9) となり、飽和していない。このため、高速なスイッチン
グが行える。しかし、この回路ではＱ2 の特性に関係な
く、ＶCEはＶBEでクランプされる。これは、利用できる
電源電圧に余裕があればかまわないが、比較的低電圧で
動作させる場合に問題がある。すなわち、低電源電圧で
はＱ2 の飽和電圧を小さく抑えた素子とし、飽和するぎ
りぎりの電圧まで振幅させるように構成したいが、これ
が不可能となってしまう。
電位ＶB(Q3) は、 ＶB(Q3) ＝Ｖout ＋ＶBE(Q3)＝Ｖout ＋ＶBE …(5) と表され、もし、 ＶBE(Q3)＝ＶB(Q6) ＋ＶBE(Q6)＋ＶD3＝ＶB(Q6) ＋２ＶBE …(6) （ただし、ＶBE(Q6)＝ＶD3＝ＶBEとした）であれば、Ｄ
3 ，Ｑ6 が導通し、Ｑ2 のコレクタ電流すなわちＱ3 の
ベース，ドライブ電流は接地電圧GND へと抜けてしま
い、ドライブが抑制される。上記(6) 式を(4) ，(5) 式
で表せば、 Ｖout ＋ＶBE＝Ｖcc−３ＶBE＋２ＶBE Ｖout ＝Ｖcc−２ＶBE …(7) の電圧でクランプがかかることがわかる。(7) 式を(5)
式に戻して考えると、 ＶB(Q3) ＝Ｖcc−２ＶBE＋ＶBE＝Ｖcc−ＶBE …(8) 上記(8) 式より、Ｑ2 のコレクタ，エミッタ間電圧ＶCE
(Q2)が、 ＶCE(Q2)＝Ｖcc−ＶB(Q3) ＝Ｖcc−Ｖcc＋ＶBE＝ＶBE …(9) となり、飽和していない。このため、高速なスイッチン
グが行える。しかし、この回路ではＱ2 の特性に関係な
く、ＶCEはＶBEでクランプされる。これは、利用できる
電源電圧に余裕があればかまわないが、比較的低電圧で
動作させる場合に問題がある。すなわち、低電源電圧で
はＱ2 の飽和電圧を小さく抑えた素子とし、飽和するぎ
りぎりの電圧まで振幅させるように構成したいが、これ
が不可能となってしまう。
【００１０】
【発明が解決しようとする課題】このように、従来では
ドライブ用トランジスタの飽和防止のクランプ回路構成
が一定の電圧でしかクランプできないものであったとい
う欠点がある。この発明は上記のような事情を考慮して
なされたものであり、その目的は、素子の特性に応じた
コレクタ，エミッタ間電圧で飽和を防止し、高速スイッ
チング動作を達成する出力回路を提供することにある。
ドライブ用トランジスタの飽和防止のクランプ回路構成
が一定の電圧でしかクランプできないものであったとい
う欠点がある。この発明は上記のような事情を考慮して
なされたものであり、その目的は、素子の特性に応じた
コレクタ，エミッタ間電圧で飽和を防止し、高速スイッ
チング動作を達成する出力回路を提供することにある。
【００１１】
【課題を解決するための手段】この発明の出力回路は、
出力トランジスタをバイアスする第１のトランジスタ
と、この第１のトランジスタと同一特性でカレントミラ
ー回路を形成するための第２のトランジスタ及び基準電
流発生用の第３のトランジスタと、前記第２、第３のト
ランジスタにおける基準電流を制御する基準電流制御手
段と、前記第１のトランジスタの飽和に伴う前記第２の
トランジスタの電流の変化を検出する検出用トランジス
タと、この検出用トランジスタの出力により動作する前
記基準電流制御手段の電流制限用トランジスタとを具備
したことを特徴とする。
出力トランジスタをバイアスする第１のトランジスタ
と、この第１のトランジスタと同一特性でカレントミラ
ー回路を形成するための第２のトランジスタ及び基準電
流発生用の第３のトランジスタと、前記第２、第３のト
ランジスタにおける基準電流を制御する基準電流制御手
段と、前記第１のトランジスタの飽和に伴う前記第２の
トランジスタの電流の変化を検出する検出用トランジス
タと、この検出用トランジスタの出力により動作する前
記基準電流制御手段の電流制限用トランジスタとを具備
したことを特徴とする。
【００１２】
【作用】この発明では、第１、第２のトランジスタと二
つ以上の出力を持つカレントミラー回路においてそのど
れか一つの出力が飽和に入るとカレントミラーのバラン
スがくずれ、出力電流が減少することを利用している。
すなわち、第１のトランジスタが飽和に入ろうとすると
カレントミラー回路が成立させられなくなり第２のトラ
ンジスタの出力電流の減少によって検出用トランジスタ
が動作し、電流制限用トランジスタを機能させる。
つ以上の出力を持つカレントミラー回路においてそのど
れか一つの出力が飽和に入るとカレントミラーのバラン
スがくずれ、出力電流が減少することを利用している。
すなわち、第１のトランジスタが飽和に入ろうとすると
カレントミラー回路が成立させられなくなり第２のトラ
ンジスタの出力電流の減少によって検出用トランジスタ
が動作し、電流制限用トランジスタを機能させる。
【００１３】
【実施例】図１はこの発明の一実施例による出力回路の
構成を示す回路図である。コンプリメンタリなプッシュ
プル出力段を構成するＮＰＮトランジスタＱ3 、ＰＮＰ
トランジスタＱ4 のそれぞれのエミッタは出力端子OUT
に接続されている。トランジスタＱ3 のベースにはドラ
イブ用のＰＮＰトランジスタＱ2 のコレクタが接続され
ている。このトランジスタＱ2 のエミッタとトランジス
タＱ3 のコレクタは電源電圧Ｖccに接続されている。ト
ランジスタＱ2 のベースはＰＮＰトランジスタＱ6 のベ
ースとＰＮＰトランジスタＱ1 のベース及びコレクタと
接続されている。トランジスタＱ1 ，Ｑ6 のエミッタも
電源電圧Ｖccに接続され、これらトランジスタＱ1 ，Ｑ
6 ，Ｑ2 はトランジスタＱ1 を基準電流供給用トランジ
スタとするカレントミラー回路になっている。
構成を示す回路図である。コンプリメンタリなプッシュ
プル出力段を構成するＮＰＮトランジスタＱ3 、ＰＮＰ
トランジスタＱ4 のそれぞれのエミッタは出力端子OUT
に接続されている。トランジスタＱ3 のベースにはドラ
イブ用のＰＮＰトランジスタＱ2 のコレクタが接続され
ている。このトランジスタＱ2 のエミッタとトランジス
タＱ3 のコレクタは電源電圧Ｖccに接続されている。ト
ランジスタＱ2 のベースはＰＮＰトランジスタＱ6 のベ
ースとＰＮＰトランジスタＱ1 のベース及びコレクタと
接続されている。トランジスタＱ1 ，Ｑ6 のエミッタも
電源電圧Ｖccに接続され、これらトランジスタＱ1 ，Ｑ
6 ，Ｑ2 はトランジスタＱ1 を基準電流供給用トランジ
スタとするカレントミラー回路になっている。
【００１４】上記トランジスタＱ1 への基準電流を作る
構成は次のようになっている。電源電圧Ｖccから定電流
源Ｉo を介してＮＰＮトランジスタＱ11がそのコレクタ
とベースを接続し、このトランジスタＱ11のベースがＮ
ＰＮトランジスタＱ9 ，Ｑ8の各ベースに接続されてい
る。トランジスタＱ9 のコレクタはトランジスタＱ1の
コレクタに接続され、トランジスタＱ8 のコレクタはト
ランジスタＱ6 のコレクタに接続されている。これらト
ランジスタＱ11、Ｑ9 ，Ｑ8 のエミッタは接地電圧GND
に接続されており、Ｑ11が基準電流を供給するカレント
ミラー回路構成である。
構成は次のようになっている。電源電圧Ｖccから定電流
源Ｉo を介してＮＰＮトランジスタＱ11がそのコレクタ
とベースを接続し、このトランジスタＱ11のベースがＮ
ＰＮトランジスタＱ9 ，Ｑ8の各ベースに接続されてい
る。トランジスタＱ9 のコレクタはトランジスタＱ1の
コレクタに接続され、トランジスタＱ8 のコレクタはト
ランジスタＱ6 のコレクタに接続されている。これらト
ランジスタＱ11、Ｑ9 ，Ｑ8 のエミッタは接地電圧GND
に接続されており、Ｑ11が基準電流を供給するカレント
ミラー回路構成である。
【００１５】さらに、トランジスタＱ6 のコレクタには
ＰＮＰトランジスタＱ7 のベースが接続されている。ト
ランジスタＱ7 のエミッタは電源電圧Ｖccに接続され、
コレクタはＮＰＮトランジスタＱ10のベースに接続され
ると共に抵抗Ｒ1 を介して接地電圧GND に接続されてい
る。トランジスタＱ10のコレクタはトランジスタＱ11、
Ｑ9 ，Ｑ8 の共通ベースに接続され、エミッタは接地さ
れる。
ＰＮＰトランジスタＱ7 のベースが接続されている。ト
ランジスタＱ7 のエミッタは電源電圧Ｖccに接続され、
コレクタはＮＰＮトランジスタＱ10のベースに接続され
ると共に抵抗Ｒ1 を介して接地電圧GND に接続されてい
る。トランジスタＱ10のコレクタはトランジスタＱ11、
Ｑ9 ，Ｑ8 の共通ベースに接続され、エミッタは接地さ
れる。
【００１６】また、上記トランジスタＱ4 のベースには
ドライブ用のＮＰＮトランジスタＱ5 のコレクタが接続
されている。このトランジスタＱ5 のベースは入力端子
INであり、エミッタはトランジスタＱ4 のコレクタと共
に接地される。トランジスタＱ3 とＱ4 のベース間はバ
イアス用ダイオードＤ1 ，Ｄ2 を介して接続されてい
る。これはトランジスタＱ3 とＱ4 間の動作の切り換え
をスムーズにし、Ｑ3 とＱ4 をわずかな電流で同時オン
させるためである。
ドライブ用のＮＰＮトランジスタＱ5 のコレクタが接続
されている。このトランジスタＱ5 のベースは入力端子
INであり、エミッタはトランジスタＱ4 のコレクタと共
に接地される。トランジスタＱ3 とＱ4 のベース間はバ
イアス用ダイオードＤ1 ，Ｄ2 を介して接続されてい
る。これはトランジスタＱ3 とＱ4 間の動作の切り換え
をスムーズにし、Ｑ3 とＱ4 をわずかな電流で同時オン
させるためである。
【００１７】上記実施例の回路動作について説明する。
いま、Ｑ5 がオンしており、Ｑ2 のコレクタ電流はＱ5
がすべて引き抜いているとする。このとき、カレントミ
ラー回路内の各コレクタ電流は定電流源Ｉo に等しい。
すなわち、次式となる。 Ｉo ＝Ｉc(Q11)＝Ｉc(Q9) ＝Ｉc(Q8) ＝Ｉc(Q1) ＝Ｉc(Q6) ＝Ｉc(Q2) …(10) これにより、Ｑ7 のベース電流は流れずＱ10はオフして
いる。
いま、Ｑ5 がオンしており、Ｑ2 のコレクタ電流はＱ5
がすべて引き抜いているとする。このとき、カレントミ
ラー回路内の各コレクタ電流は定電流源Ｉo に等しい。
すなわち、次式となる。 Ｉo ＝Ｉc(Q11)＝Ｉc(Q9) ＝Ｉc(Q8) ＝Ｉc(Q1) ＝Ｉc(Q6) ＝Ｉc(Q2) …(10) これにより、Ｑ7 のベース電流は流れずＱ10はオフして
いる。
【００１８】次に、Ｑ5 がオフしたとすると、Ｑ2 のコ
レクタ電流はＱ3 のベースに供給され、Ｑ3 のベース電
位も上昇する。やがて、Ｑ2 のＶCE（コレクタ，エミッ
タ間電圧）が小さくなり、飽和領域へ入り始める。すな
わち、図２の一般的なトランジスタの静特性を参照する
とＡ点の付近である。
レクタ電流はＱ3 のベースに供給され、Ｑ3 のベース電
位も上昇する。やがて、Ｑ2 のＶCE（コレクタ，エミッ
タ間電圧）が小さくなり、飽和領域へ入り始める。すな
わち、図２の一般的なトランジスタの静特性を参照する
とＡ点の付近である。
【００１９】Ｑ2 が図５のＡ点付近の飽和領域へ入ると
コレクタ電流Ｉc は減少し、ｈfe（エミッタ電流増幅
率）が低下するので、Ｑ1 ，Ｑ6 ，Ｑ2 のカレントミラ
ーのバランスがくずれる。
コレクタ電流Ｉc は減少し、ｈfe（エミッタ電流増幅
率）が低下するので、Ｑ1 ，Ｑ6 ，Ｑ2 のカレントミラ
ーのバランスがくずれる。
【００２０】これにより、Ｉo ≠Ｉc(Q1) ＝Ｉc(Q6) と
なるが、Ｉo ＝Ｉc(Q9) ＝Ｉc(Q8)は成立しているた
め、Ｉc(Q6) ＜Ｉc(Q8) となり、次式の状態が成り立
つ。 Ｉc(Q6) −Ｉc(Q8) ＝ＩB(Q7) …(11) （ＩB(Q7)
はＱ7 のベース電流） これにより、検出用のトランジスタＱ7 がオンし、よっ
て電流制限用のトランジスタＱ10がオンするのでＩc(Q1
1)をしぼることができる。
なるが、Ｉo ＝Ｉc(Q9) ＝Ｉc(Q8)は成立しているた
め、Ｉc(Q6) ＜Ｉc(Q8) となり、次式の状態が成り立
つ。 Ｉc(Q6) −Ｉc(Q8) ＝ＩB(Q7) …(11) （ＩB(Q7)
はＱ7 のベース電流） これにより、検出用のトランジスタＱ7 がオンし、よっ
て電流制限用のトランジスタＱ10がオンするのでＩc(Q1
1)をしぼることができる。
【００２１】従って、Ｉc(Q11)を制限することによりト
ランジスタＱ9 ，Ｑ8 のコレクタ電流も制御され、Ｑ1
、Ｑ6 ，Ｑ2 の共通ベースの電流が減少しトランジス
タＱ2は飽和直前でリミッタがかかるようになる。
ランジスタＱ9 ，Ｑ8 のコレクタ電流も制御され、Ｑ1
、Ｑ6 ，Ｑ2 の共通ベースの電流が減少しトランジス
タＱ2は飽和直前でリミッタがかかるようになる。
【００２２】上記実施例回路によれば、Ｑ2 の飽和電位
をＶCEsat(Q2) 、Ｑ3 のベース，エミッタ間電圧をＶBE
として、出力電圧Ｖout は、 Ｖout ＝Ｖcc−ＶCEsat(Q2) −ＶBE …(12) まで、正方向に振幅でき、前記(7) 式のＶout ＝Ｖcc−
２ＶBEに比べて、ＶBE−ＶCEsat(Q2) だけ電圧が有効利
用できる。よって低電源電圧動作に寄与する構成にな
る。
をＶCEsat(Q2) 、Ｑ3 のベース，エミッタ間電圧をＶBE
として、出力電圧Ｖout は、 Ｖout ＝Ｖcc−ＶCEsat(Q2) −ＶBE …(12) まで、正方向に振幅でき、前記(7) 式のＶout ＝Ｖcc−
２ＶBEに比べて、ＶBE−ＶCEsat(Q2) だけ電圧が有効利
用できる。よって低電源電圧動作に寄与する構成にな
る。
【００２３】また、Ｑ6 のコレクタ電流に対し、Ｑ8 の
コレクタ電流を小さく設定しておけばより深く飽和した
点（例えば図２のＢ点）に設定可能である。これによ
り、出力の電圧振幅をスイッチングスピードの許すかぎ
り大きくとるということも可能となる。
コレクタ電流を小さく設定しておけばより深く飽和した
点（例えば図２のＢ点）に設定可能である。これによ
り、出力の電圧振幅をスイッチングスピードの許すかぎ
り大きくとるということも可能となる。
【００２４】
【発明の効果】以上説明したようにこの発明によれば、
飽和によりカレントミラーのバランスがくずれるのを検
知して基準電流を制御する構成により、素子の特性に応
じたコレクタ，エミッタ間電圧で飽和を防止することが
でき、高速スイッチング動作を達成する出力回路が提供
できる。
飽和によりカレントミラーのバランスがくずれるのを検
知して基準電流を制御する構成により、素子の特性に応
じたコレクタ，エミッタ間電圧で飽和を防止することが
でき、高速スイッチング動作を達成する出力回路が提供
できる。
【図１】この発明の一実施例による構成を示す回路図。
【図２】一般的なトランジスタの静特性を示す特性図。
【図３】従来の出力回路の構成を示す第１の回路図。
【図４】従来の出力回路の構成を示す第２の回路図。
Ｉo …定電流源、Ｒ1 …抵抗、Ｑ1 ，Ｑ2 ，Ｑ4 ，Ｑ6
，Ｑ7 …ＰＮＰトランジスタ、Ｑ3 ，Ｑ5 ，Ｑ8 ，Ｑ9
，Ｑ10、Ｑ11…ＮＰＮトランジスタ、Ｄ1 ，Ｄ2 …ダ
イオード。
，Ｑ7 …ＰＮＰトランジスタ、Ｑ3 ，Ｑ5 ，Ｑ8 ，Ｑ9
，Ｑ10、Ｑ11…ＮＰＮトランジスタ、Ｄ1 ，Ｄ2 …ダ
イオード。
Claims (1)
- 【請求項１】 出力トランジスタをバイアスする第１の
トランジスタと、この第１のトランジスタと同一特性で
カレントミラー回路を形成するための第２のトランジス
タ及び基準電流発生用の第３のトランジスタと、前記第
２、第３のトランジスタにおける基準電流を制御する基
準電流制御手段と、前記第１のトランジスタの飽和に伴
う前記第２のトランジスタの電流の変化を検出する検出
用トランジスタと、この検出用トランジスタの出力によ
り動作する前記基準電流制御手段の電流制限用トランジ
スタとを具備したことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229912A JPH0786895A (ja) | 1993-09-16 | 1993-09-16 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229912A JPH0786895A (ja) | 1993-09-16 | 1993-09-16 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786895A true JPH0786895A (ja) | 1995-03-31 |
Family
ID=16899692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5229912A Pending JPH0786895A (ja) | 1993-09-16 | 1993-09-16 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786895A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141782A (ja) * | 2000-11-02 | 2002-05-17 | Denso Corp | 台形波出力回路 |
| KR20160009986A (ko) * | 2014-07-17 | 2016-01-27 | 울산대학교 산학협력단 | 슈퍼 다이오드 구조를 이용한 전류 미러형 엘이디 구동장치 |
-
1993
- 1993-09-16 JP JP5229912A patent/JPH0786895A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141782A (ja) * | 2000-11-02 | 2002-05-17 | Denso Corp | 台形波出力回路 |
| KR20160009986A (ko) * | 2014-07-17 | 2016-01-27 | 울산대학교 산학협력단 | 슈퍼 다이오드 구조를 이용한 전류 미러형 엘이디 구동장치 |
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