JPH02177613A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH02177613A JPH02177613A JP63333765A JP33376588A JPH02177613A JP H02177613 A JPH02177613 A JP H02177613A JP 63333765 A JP63333765 A JP 63333765A JP 33376588 A JP33376588 A JP 33376588A JP H02177613 A JPH02177613 A JP H02177613A
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- pnp
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- 238000006243 chemical reaction Methods 0.000 title claims description 13
- 230000004888 barrier function Effects 0.000 claims abstract description 15
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000002265 prevention Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- PNDPGZBMCMUPRI-UHFFFAOYSA-N iodine Chemical compound II PNDPGZBMCMUPRI-UHFFFAOYSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は例えば半導体集積回路等において用いられＥＣ
ＬレベルからＣＭＯＳレベルへ振幅レベルを変換するレ
ベル変換回路に関する。
ＬレベルからＣＭＯＳレベルへ振幅レベルを変換するレ
ベル変換回路に関する。
［従来の技術］
ＥＣＬレベルからＣＭＯＳレベルへのレベル変換を行う
回路として、従来から第３図に示す回路が一般的に知ら
れている。この回路は第１．第２のＮＰＮトランジスタ
ＱＩＯＩＱＩＩ、第１の電流源工３及び第１．第２の抵
抗Ｒ，，Ｒ，からなる差動増幅器の片側出力をエミッタ
フォロワの第３のＮＰＮトランジスタＱ１２を介して出
力するものである。しかし、この回路では、出力ｖｏが
第３のＮＰＮトランジスタＱ工２と第２の電流源工４と
の分圧出力となるため、十分な振幅が得られないという
欠点がある。
回路として、従来から第３図に示す回路が一般的に知ら
れている。この回路は第１．第２のＮＰＮトランジスタ
ＱＩＯＩＱＩＩ、第１の電流源工３及び第１．第２の抵
抗Ｒ，，Ｒ，からなる差動増幅器の片側出力をエミッタ
フォロワの第３のＮＰＮトランジスタＱ１２を介して出
力するものである。しかし、この回路では、出力ｖｏが
第３のＮＰＮトランジスタＱ工２と第２の電流源工４と
の分圧出力となるため、十分な振幅が得られないという
欠点がある。
そこで、出力振幅をより大きくとるために第４図に示す
ように、差動増幅器の互いに逆位相の再出力をエミッタ
フォロワの第３．第４のＮＰＮトランジスタＱ１２１Ｑ
１３で受け、エミッタフォロワの再出力を第３．第４の
抵抗Ｒ９、Ｒｌｏを夫々前してカレントミラー接続され
た第５．第６のＮＰＮトランジスタＱ１４１Ｑ１５に接
続した回路も知られている。この回路によれば、出力点
に対し逆相の電流を流すことにより、Ｒｌｏの電圧降下
及びトランジスタＱ１３のＶＢＥを変化させ、出力振幅
を更に増加させることができる。
ように、差動増幅器の互いに逆位相の再出力をエミッタ
フォロワの第３．第４のＮＰＮトランジスタＱ１２１Ｑ
１３で受け、エミッタフォロワの再出力を第３．第４の
抵抗Ｒ９、Ｒｌｏを夫々前してカレントミラー接続され
た第５．第６のＮＰＮトランジスタＱ１４１Ｑ１５に接
続した回路も知られている。この回路によれば、出力点
に対し逆相の電流を流すことにより、Ｒｌｏの電圧降下
及びトランジスタＱ１３のＶＢＥを変化させ、出力振幅
を更に増加させることができる。
［発明が解決しようとする課題］
しかし、上述した従来のＥＣＬ−ＣＭＯＳレベル変換回
路では、構成上エミッタフォロワ出力となっているため
、ハイレベルはＶＣＣＶＢＥまでしか振れない。このた
め、電源電圧の最低値が制約を受ける。
路では、構成上エミッタフォロワ出力となっているため
、ハイレベルはＶＣＣＶＢＥまでしか振れない。このた
め、電源電圧の最低値が制約を受ける。
即ち、一般にＣＭＯ３回路における入力ハイレベルの下
限値は０．７ＸＶｃｃであるため、上述した回路におけ
る最低電源電圧は ０．３Ｘ Ｖ ｃｃ＞ Ｖ Ｂｔ の関係を満足する必要がある。
限値は０．７ＸＶｃｃであるため、上述した回路におけ
る最低電源電圧は ０．３Ｘ Ｖ ｃｃ＞ Ｖ Ｂｔ の関係を満足する必要がある。
このため、ＶＢＨの温度依存性を考慮すればＶＣＣは３
■程度が最低電位の限度となり、低電圧用ＩＣには使用
できないという欠点があった。
■程度が最低電位の限度となり、低電圧用ＩＣには使用
できないという欠点があった。
本発明はかかる問題点に鑑みてなされたものであって、
電源電圧に対するハイレベルを更に引き上げることがで
き、最低電源電圧を低減させることが可能なレベル変換
回路を提供することを目的とする。
電源電圧に対するハイレベルを更に引き上げることがで
き、最低電源電圧を低減させることが可能なレベル変換
回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係るレベル変換回路は、その各ベースに入力信
号を入力すると共に、エミッタが共通接続された第１．
第２のＮＰＮトランジスタ、前記エミッタと接地との間
に接続された第１の電流源、及び前記第１．第２のＮＰ
Ｎトランジスタのコレクタと電源との間に夫々接続され
た第１．第２の抵抗からなる差動増幅器と、ベースとコ
レクタとが接続された第１のＰＮＰトランジスタ、この
第１のＰＮＰトランジスタのエミッタと電源との間に接
続された第３の抵抗、及び前記第１のＰＮＰトランジス
タのコレクタと接地との間に接続された第２の電流源か
らなる基準バイアス回路と、ベースが前記第１のＰＮＰ
ｈランジスタのベースに共通接続され各エミッタが夫々
前記第１．第２のＮＰＮトランジスタのコレクタに接続
された第２゜第３のＰＮＰトランジスタと、ベースが前
記第２のＰＮＰトランジスタのコレクタに接続されると
共に分流手段を介して接地されコレクタが前記第３のＰ
ＮＰトランジスタのコレクタ及び出力端子に接続されエ
ミッタが接地された第３のＮＰＮトランジスタと、アノ
ード及びカソードが前記第３のＮＰＮトランジスタのベ
ース及びコレクタに夫々接続された第１のショットキー
バリアダイオードと、アノード及びカソードが前記第３
のＰＮＰトランジスタのコレクタ及びベースに夫々接続
された第２のショットキーバリアダイオードとを具備し
たことを特徴とする。
号を入力すると共に、エミッタが共通接続された第１．
第２のＮＰＮトランジスタ、前記エミッタと接地との間
に接続された第１の電流源、及び前記第１．第２のＮＰ
Ｎトランジスタのコレクタと電源との間に夫々接続され
た第１．第２の抵抗からなる差動増幅器と、ベースとコ
レクタとが接続された第１のＰＮＰトランジスタ、この
第１のＰＮＰトランジスタのエミッタと電源との間に接
続された第３の抵抗、及び前記第１のＰＮＰトランジス
タのコレクタと接地との間に接続された第２の電流源か
らなる基準バイアス回路と、ベースが前記第１のＰＮＰ
ｈランジスタのベースに共通接続され各エミッタが夫々
前記第１．第２のＮＰＮトランジスタのコレクタに接続
された第２゜第３のＰＮＰトランジスタと、ベースが前
記第２のＰＮＰトランジスタのコレクタに接続されると
共に分流手段を介して接地されコレクタが前記第３のＰ
ＮＰトランジスタのコレクタ及び出力端子に接続されエ
ミッタが接地された第３のＮＰＮトランジスタと、アノ
ード及びカソードが前記第３のＮＰＮトランジスタのベ
ース及びコレクタに夫々接続された第１のショットキー
バリアダイオードと、アノード及びカソードが前記第３
のＰＮＰトランジスタのコレクタ及びベースに夫々接続
された第２のショットキーバリアダイオードとを具備し
たことを特徴とする。
［作用］
第２のＰＮＰトランジスタがオン、第３のＰＮＰトラン
ジスタがオフのとき、第３のＮＰＮトランジスタがオン
する。このとき、第３のＮＰＮトランジスタのベース・
コレクタ間に接続された第１のショットキーバリアダイ
オードの作用により、出力端子は第３のＮＰＮトランジ
スタが飽和する直前の電圧まで低下する。
ジスタがオフのとき、第３のＮＰＮトランジスタがオン
する。このとき、第３のＮＰＮトランジスタのベース・
コレクタ間に接続された第１のショットキーバリアダイ
オードの作用により、出力端子は第３のＮＰＮトランジ
スタが飽和する直前の電圧まで低下する。
一方、第２のＰＮＰトランジスタがオフ、第３のＰＮＰ
トランジスタがオンとなると、第３のＮＰＮトランジス
タはオフとなり、出力端子はハイレベルとなる。このと
き、第３のＰＮＰトランジスタのベース・コレクタ間に
接続された第２のショットキーバリアダイオードのクラ
ンプ作用で第３のＰＮＰ トランジスタの飽和が防止さ
れる。しかも、第３のＰＮＰトランジスタの飽和防止の
ため、第２のショットキーバリアダイオードに電流が流
れると、第３の抵抗へ流れる電流が減少し、第３のＰＮ
Ｐトランジスタのベース電位も高くなる。従って、第３
のＰＮＰトランジスタのエミッタ電位が十分に引き上げ
られ、これにより出力電圧を電源側まで振ることができ
る。
トランジスタがオンとなると、第３のＮＰＮトランジス
タはオフとなり、出力端子はハイレベルとなる。このと
き、第３のＰＮＰトランジスタのベース・コレクタ間に
接続された第２のショットキーバリアダイオードのクラ
ンプ作用で第３のＰＮＰ トランジスタの飽和が防止さ
れる。しかも、第３のＰＮＰトランジスタの飽和防止の
ため、第２のショットキーバリアダイオードに電流が流
れると、第３の抵抗へ流れる電流が減少し、第３のＰＮ
Ｐトランジスタのベース電位も高くなる。従って、第３
のＰＮＰトランジスタのエミッタ電位が十分に引き上げ
られ、これにより出力電圧を電源側まで振ることができ
る。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係るレベル変換回路を示す図
である。第１図において、その各ベースに入力信号Ｖ
ＩＮ＋ Ｖ ｒｅｆを入力すると共に、エミッタが共通
接続された第１．第２のＮＰＮトランジスタＱｌ、Ｑ２
と、前記エミッタと接地との間に接続された第１の電流
源Ｉ３と、トランジスタＱ＋、Ｑ２のコレクタと電源Ｖ
ＣＣとの間に夫々接続された第１．第２の抵抗Ｒ１，Ｒ
２とは差動増幅器を構成している。
である。第１図において、その各ベースに入力信号Ｖ
ＩＮ＋ Ｖ ｒｅｆを入力すると共に、エミッタが共通
接続された第１．第２のＮＰＮトランジスタＱｌ、Ｑ２
と、前記エミッタと接地との間に接続された第１の電流
源Ｉ３と、トランジスタＱ＋、Ｑ２のコレクタと電源Ｖ
ＣＣとの間に夫々接続された第１．第２の抵抗Ｒ１，Ｒ
２とは差動増幅器を構成している。
ベースとコレクタとがダイオード接続された第１のＰＮ
ＰトランジスタＱ７は、エミッタが第３の抵抗Ｒ３を介
して電源ＶＣＣに接続され、コレクタが第２の電流源工
２を介して接地されることにより基準バイアス回路を構
成している。第２．第３のＰＮＰトランジスタＱ８．Ｑ
９は、ベースが基準バイアス源としてのトランジスタＱ
？のベースに共通接続され、エミッタがトランジスタＱ
ＩＱ２のコレクタに夫々接続され、その差動出力で駆動
されるものとなっている。
ＰトランジスタＱ７は、エミッタが第３の抵抗Ｒ３を介
して電源ＶＣＣに接続され、コレクタが第２の電流源工
２を介して接地されることにより基準バイアス回路を構
成している。第２．第３のＰＮＰトランジスタＱ８．Ｑ
９は、ベースが基準バイアス源としてのトランジスタＱ
？のベースに共通接続され、エミッタがトランジスタＱ
ＩＱ２のコレクタに夫々接続され、その差動出力で駆動
されるものとなっている。
第３のＮＰＮトランジスタＱ４は、ベースがトランジス
タＱ８のコレクタに接続されると共に、分流手段として
の第４の抵抗Ｒ４を介して接地され、コレクタがトラン
ジスタＱ９のコレクタ及び出力端子ｖｏに接続され、エ
ミッタが接地されたものとなっている。トランジスタＱ
４のベース・コレクタ間には、ベース側をアノード、コ
レクタ側をカソードとする第１のショットキーバリアダ
イオードＳＤ、が接続されている。また、トランジスタ
Ｑ９のベース・コレクタ間には、ベース側をカソード、
コレクタ側をアノードとする第２のショットキーバリア
ダイオードＳＤ２が接続されている。
タＱ８のコレクタに接続されると共に、分流手段として
の第４の抵抗Ｒ４を介して接地され、コレクタがトラン
ジスタＱ９のコレクタ及び出力端子ｖｏに接続され、エ
ミッタが接地されたものとなっている。トランジスタＱ
４のベース・コレクタ間には、ベース側をアノード、コ
レクタ側をカソードとする第１のショットキーバリアダ
イオードＳＤ、が接続されている。また、トランジスタ
Ｑ９のベース・コレクタ間には、ベース側をカソード、
コレクタ側をアノードとする第２のショットキーバリア
ダイオードＳＤ２が接続されている。
以上の構成において、トランジスタＱ１．Ｑ２の両ベー
ス間に入力信号Ｖ ＩＮ＋ Ｖ ｒｅｆが印加されると
、ＰＮＰトランジスタＱ８．Ｑ９のエミッタには互いに
位相が反転した差動出力が現れる。基準バイアスのトラ
ンジスタＱ７のベース電位はＰＮＰトランジスタＱ８．
Ｑ９がこの差動出力により、オン−オフ動作できるよう
に設定されている。
ス間に入力信号Ｖ ＩＮ＋ Ｖ ｒｅｆが印加されると
、ＰＮＰトランジスタＱ８．Ｑ９のエミッタには互いに
位相が反転した差動出力が現れる。基準バイアスのトラ
ンジスタＱ７のベース電位はＰＮＰトランジスタＱ８．
Ｑ９がこの差動出力により、オン−オフ動作できるよう
に設定されている。
いま、ＰＮＰトランジスタＱ８がオン、Ｑ９がオフのと
き、ＮＰＮトランジスタＱ４がオンして出力Ｖ（１がロ
ウレベルになる。このとき、第１のショットキーバリア
ダイオードＳＤ、のクランプ作用により、出力端子■ｏ
はＮＰＮトランジスタＱ４が飽和する直前の電圧まで下
がる。
き、ＮＰＮトランジスタＱ４がオンして出力Ｖ（１がロ
ウレベルになる。このとき、第１のショットキーバリア
ダイオードＳＤ、のクランプ作用により、出力端子■ｏ
はＮＰＮトランジスタＱ４が飽和する直前の電圧まで下
がる。
また、ＰＮＰトランジスタＱ８がオフ、Ｑ９がオンとな
ると、ＮＰＮトランジスタＱ４はオフとなり、出力端子
■。はハイレベルとなる。このとき、第２のショットキ
ーバリアダイオードＳ Ｄ ２により、ＰＮＰトランジ
スタＱ９の飽和が防止される。しかも、ＰＮＰトランジ
スタＱ９の飽和防止のため第２のショットキーバリアダ
イオードＳＤ２に電流が流れると、抵抗Ｒ３へ流れる電
流が減少するので、ＰＮＰトランジスタＱ９のベース電
位を引き上げることができる。このため、ＰＮＰトラン
ジスタＱ９のエミッタ電位が上昇し、これにより、出力
端子■。を十分高くできる。従って、出力振幅を大きく
できる。
ると、ＮＰＮトランジスタＱ４はオフとなり、出力端子
■。はハイレベルとなる。このとき、第２のショットキ
ーバリアダイオードＳ Ｄ ２により、ＰＮＰトランジ
スタＱ９の飽和が防止される。しかも、ＰＮＰトランジ
スタＱ９の飽和防止のため第２のショットキーバリアダ
イオードＳＤ２に電流が流れると、抵抗Ｒ３へ流れる電
流が減少するので、ＰＮＰトランジスタＱ９のベース電
位を引き上げることができる。このため、ＰＮＰトラン
ジスタＱ９のエミッタ電位が上昇し、これにより、出力
端子■。を十分高くできる。従って、出力振幅を大きく
できる。
ここで、電源電圧の下限値をＶＣＣＭＩＮとすると、下
記不等式が成立する。
記不等式が成立する。
Ｖ ＣＣＭＩＮＸ Ｏ，３＞ Ｖ ＩＩＥＱ７＋ Ｖ
Ｒ３Ｖ Ｆ但し、Ｖ ＢＥＱ７はＰＮＰトランジスタＱ
フのペースエミッタ間電圧、ＶＨ２は第３の抵抗Ｒ３で
の電圧降下（約１５０ｍＶ ） 、Ｖ、はショットキー
ダイオードの順方向電圧である。 Ｖ ＢＥ、 Ｖ ｐ
の温度特性を考慮すると、電源電圧の下限値は、約２，
２■と、従来の３■よりも大きく低減させることができ
る。
Ｒ３Ｖ Ｆ但し、Ｖ ＢＥＱ７はＰＮＰトランジスタＱ
フのペースエミッタ間電圧、ＶＨ２は第３の抵抗Ｒ３で
の電圧降下（約１５０ｍＶ ） 、Ｖ、はショットキー
ダイオードの順方向電圧である。 Ｖ ＢＥ、 Ｖ ｐ
の温度特性を考慮すると、電源電圧の下限値は、約２，
２■と、従来の３■よりも大きく低減させることができ
る。
第２図は本発明の他の実施例を示す回路図である。
この実施例では第１図における分流手段としての第４の
抵抗Ｒ４をＮＰＮトランジスタＱ３に置き換え、このト
ランジスタＱ３をトランジスタＱ４に対しカレントミラ
ー接続したものである。
抵抗Ｒ４をＮＰＮトランジスタＱ３に置き換え、このト
ランジスタＱ３をトランジスタＱ４に対しカレントミラ
ー接続したものである。
この回路によって上記と同様の効果が得られる９［発明
の効果コ 以上説明したように本発明によれば、従来のＥＣＬ−Ｃ
ＭＯＳレベル変換回路と比較して、出力振幅を大きくと
ることができ、しかも、動作する電源電圧の下限を大幅
に低下させることができ、低電圧用ＩＣにも十分に組込
むことが可能となる。
の効果コ 以上説明したように本発明によれば、従来のＥＣＬ−Ｃ
ＭＯＳレベル変換回路と比較して、出力振幅を大きくと
ることができ、しかも、動作する電源電圧の下限を大幅
に低下させることができ、低電圧用ＩＣにも十分に組込
むことが可能となる。
第１図は本発明の実施例に係るレベル変換回路を示す回
路図、第２図は本発明の他の実施例に係るレベル変換回
路を示す回路図、第３図及び第４図は従来のレベル変換
回路を夫々示す回路図である。 Ｑ＋乃至Ｑ４、ＱＩＯ乃至Ｑ１５； ＮＰＮ トランジ
スタ、Ｑ７乃至Ｑ９；ＰＮＰトランジスタ、Ｒ１乃至Ｒ
，、Ｒ７乃至Ｒｔｏ ；抵抗、工、乃至■３；電流源、
ＳＤｌ イオード ＳＤ２ ；ショ
路図、第２図は本発明の他の実施例に係るレベル変換回
路を示す回路図、第３図及び第４図は従来のレベル変換
回路を夫々示す回路図である。 Ｑ＋乃至Ｑ４、ＱＩＯ乃至Ｑ１５； ＮＰＮ トランジ
スタ、Ｑ７乃至Ｑ９；ＰＮＰトランジスタ、Ｒ１乃至Ｒ
，、Ｒ７乃至Ｒｔｏ ；抵抗、工、乃至■３；電流源、
ＳＤｌ イオード ＳＤ２ ；ショ
Claims (1)
- （１）その各ベースに入力信号を入力すると共に、エミ
ッタが共通接続された第１、第２のＮＰＮトランジスタ
、前記エミッタと接地との間に接続された第１の電流源
、及び前記第１、第２のＮＰＮトランジスタのコレクタ
と電源との間に夫々接続された第１、第２の抵抗からな
る差動増幅器と、ベースとコレクタとが接続された第１
のＰＮＰトランジスタ、この第１のＰＮＰトランジスタ
のエミッタと電源との間に接続された第３の抵抗、及び
前記第１のＰＮＰトランジスタのコレクタと接地との間
に接続された第２の電流源からなる基準バイアス回路と
、ベースが前記第１のＰＮＰトランジスタのベースに共
通接続され各エミッタが夫々前記第１、第２のＮＰＮト
ランジスタのコレクタに接続された第２、第３のＰＮＰ
トランジスタと、ベースが前記第２のＰＮＰトランジス
タのコレクタに接続されると共に分流手段を介して接地
されコレクタが前記第３のＰＮＰトランジスタのコレク
タ及び出力端子に接続されエミッタが接地された第３の
ＮＰＮトランジスタと、アノード及びカソードが前記第
３のＮＰＮトランジスタのベース及びコレクタに夫々接
続された第１のショットキーバリアダイオードと、アノ
ード及びカソードが前記第３のＰＮＰトランジスタのコ
レクタ及びベースに夫々接続された第２のショットキー
バリアダイオードとを具備したことを特徴とするレベル
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333765A JP2646721B2 (ja) | 1988-12-27 | 1988-12-27 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333765A JP2646721B2 (ja) | 1988-12-27 | 1988-12-27 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177613A true JPH02177613A (ja) | 1990-07-10 |
| JP2646721B2 JP2646721B2 (ja) | 1997-08-27 |
Family
ID=18269708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333765A Expired - Lifetime JP2646721B2 (ja) | 1988-12-27 | 1988-12-27 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646721B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203410A (ja) * | 1989-12-28 | 1991-09-05 | Nec Corp | レベル変換回路 |
-
1988
- 1988-12-27 JP JP63333765A patent/JP2646721B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203410A (ja) * | 1989-12-28 | 1991-09-05 | Nec Corp | レベル変換回路 |
| JP2546004B2 (ja) * | 1989-12-28 | 1996-10-23 | 日本電気株式会社 | レベル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2646721B2 (ja) | 1997-08-27 |
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