JPH0473806B2 - - Google Patents
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- JPH0473806B2 JPH0473806B2 JP60167346A JP16734685A JPH0473806B2 JP H0473806 B2 JPH0473806 B2 JP H0473806B2 JP 60167346 A JP60167346 A JP 60167346A JP 16734685 A JP16734685 A JP 16734685A JP H0473806 B2 JPH0473806 B2 JP H0473806B2
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- JP
- Japan
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- transistor
- emitter
- collector
- power supply
- circuit
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- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシユミツト回路のしきい値設定手段に
関する。
関する。
本発明は、エミツタ結合論理のシユミツト回路
において、 エミツタ結合されたトランジスタの内の電源電
位に接続されたトランジスタのコレクタと共通電
位との間に定電流源を挿入することにより、 正方向および負方向のしきい値電圧を任意に設
定することができるようにしたものである。
において、 エミツタ結合されたトランジスタの内の電源電
位に接続されたトランジスタのコレクタと共通電
位との間に定電流源を挿入することにより、 正方向および負方向のしきい値電圧を任意に設
定することができるようにしたものである。
従来例回路を第４図に示す。この回路は抵抗
R1〜R5と、トランジスタQ1〜Q5と、入力端子１
と、出力端子２と、定電流源用電源端子３と、高
位側電源端子４と、低位側電源端子５とを備え
る。この回路は一般的にエミツタ結合論理（以
下、ECLという。）におけるシユミツト回路とし
て用いられ、その場合に、高位側電源端子４はア
ースに、また低位側電源端子５は負の電源に接続
されることが多い。また、定電流源用電源端子３
とトランジスタQ4および抵抗R4により定電流源
を構成している。
R1〜R5と、トランジスタQ1〜Q5と、入力端子１
と、出力端子２と、定電流源用電源端子３と、高
位側電源端子４と、低位側電源端子５とを備え
る。この回路は一般的にエミツタ結合論理（以
下、ECLという。）におけるシユミツト回路とし
て用いられ、その場合に、高位側電源端子４はア
ースに、また低位側電源端子５は負の電源に接続
されることが多い。また、定電流源用電源端子３
とトランジスタQ4および抵抗R4により定電流源
を構成している。
さて、出力端子１が「Ｌ」レベルのときに、ト
ランジスタQ1はオフ状態にあり、トランジスタ
Q3はオン状態にあり、出力端子２は「Ｌ」レベ
ルを示している。このときに、抵抗R1にはトラ
ンジスタQ2へのベース電流しか流れないので、
端子２の電位は高位側電源（約0V）とほぼ等し
い。したがつて、入力の正方向しきい値電圧VT +
は次のように設定される。
ランジスタQ1はオフ状態にあり、トランジスタ
Q3はオン状態にあり、出力端子２は「Ｌ」レベ
ルを示している。このときに、抵抗R1にはトラ
ンジスタQ2へのベース電流しか流れないので、
端子２の電位は高位側電源（約0V）とほぼ等し
い。したがつて、入力の正方向しきい値電圧VT +
は次のように設定される。
VT +＝−VBE2 …(1)
ここで、VBE2はトランジスタQ2のベース・エ
ミツタ間電圧である。
ミツタ間電圧である。
入力端子１の入力電圧レベルが上昇し、正方向
しきい値電圧VT +を越えると、トランジスタQ1に
コレクタ電流が流れるので、正帰還作用によりト
ランジスタQ1がオン状態になり、トランジスタ
Q3がオフ状態になり、出力端子４は「Ｈ」レベ
ルに切り換わる。このときは、抵抗R1にトラン
ジスタQ1のコレクタ電流が流れて抵抗R1の両端
に電位差VR1が生じるので、入力の負方向しきい
値電圧VT -は VT -＝−VR1−VBE2 …(2) に設定される。
しきい値電圧VT +を越えると、トランジスタQ1に
コレクタ電流が流れるので、正帰還作用によりト
ランジスタQ1がオン状態になり、トランジスタ
Q3がオフ状態になり、出力端子４は「Ｈ」レベ
ルに切り換わる。このときは、抵抗R1にトラン
ジスタQ1のコレクタ電流が流れて抵抗R1の両端
に電位差VR1が生じるので、入力の負方向しきい
値電圧VT -は VT -＝−VR1−VBE2 …(2) に設定される。
また、ヒステリシス幅は
VT +−VT -＝VR1 …(3)
になる。
しかし、このような従来例シユミツト回路で
は、正方向しきい値電圧を任意に設定することが
できない欠点がある。したがつてECLで構成さ
れた回路の出力端子を直接シユミツト回路の入力
端子へ接続することができない。
は、正方向しきい値電圧を任意に設定することが
できない欠点がある。したがつてECLで構成さ
れた回路の出力端子を直接シユミツト回路の入力
端子へ接続することができない。
本発明はこのような欠点を解決するもので、正
方向および負方向のしきい値電圧を任意に設定す
ることができるシユミツト回路を提供することを
目的とする。
方向および負方向のしきい値電圧を任意に設定す
ることができるシユミツト回路を提供することを
目的とする。
本発明は、入力端子と、ベースに入力端子が接
続され、エミツタが第一の定電流源を介して共通
電位に接続された第一のトランジスタと、この第
１のトランジスタのコレクタと電源電位間に接続
された抵抗と、上記第一のトランジスタのコレク
タにベースが接続され、コレクタが電源電位に接
続された第二のトランジスタと、この第二のトラ
ンジスタのエミツタにベースが接続され、エミツ
タが上記第一のトランジスタのエミツタに接続さ
れた第三のトランジスタと、この第三のトランジ
スタのコレクタに接続された出力端子とを備えた
シユミツト回路において、上記第二のトランジス
タのベースと共通電位間に第二の定電流源を備え
たことを特徴とする。
続され、エミツタが第一の定電流源を介して共通
電位に接続された第一のトランジスタと、この第
１のトランジスタのコレクタと電源電位間に接続
された抵抗と、上記第一のトランジスタのコレク
タにベースが接続され、コレクタが電源電位に接
続された第二のトランジスタと、この第二のトラ
ンジスタのエミツタにベースが接続され、エミツ
タが上記第一のトランジスタのエミツタに接続さ
れた第三のトランジスタと、この第三のトランジ
スタのコレクタに接続された出力端子とを備えた
シユミツト回路において、上記第二のトランジス
タのベースと共通電位間に第二の定電流源を備え
たことを特徴とする。
本発明では、
VT +＝I1R11−VBE12
VT -＝−（I1＋I2）R11−VBE12
ここで、
VT +……正方向のしきい値電圧、
VT -……負方向のしきい値電圧、
I1……第二の定電流電による電流、
I2……第一のトランジスタのコレクタ電流、
R11……抵抗、
VBE2……第二のトランジスタのベースエミツタ
間電圧 である。
間電圧 である。
すなわち、正方向しきい値電圧VT +は抵抗R11
と電流I1により、負方向しきい値電圧VT -は抵抗
R11と電流I1およびI2により任意に設定すること
ができる。
と電流I1により、負方向しきい値電圧VT -は抵抗
R11と電流I1およびI2により任意に設定すること
ができる。
以下、本発明実施例回路を図面に基づいて説明
する。
する。
第１図は、第一実施例回路の構成を示す回路接
続図である。第２図は第二実施例回路の構成を示
す回路接続図である。第３図は第一実施例回路の
入力と出力との間の関係を示す特性図である。
続図である。第２図は第二実施例回路の構成を示
す回路接続図である。第３図は第一実施例回路の
入力と出力との間の関係を示す特性図である。
まず、第一実施例回路の構成を第１図に基づい
て説明する。
て説明する。
高位側電源端子１４は、抵抗R11を介してトラ
ンジスタQ11のコレクタ、トランジスタQ12のベ
ースおよびトランジスタQ16のコレクタに接続さ
れ、またトランジスタQ12のコレクタに接続さ
れ、また抵抗R12を介してトランジスタQ13のコ
レクタおよびトランジスタQ15のベースに接続さ
れ、さらにトランジスタQ15のコレクタに接続さ
れる。低位側電源端子１５は、抵抗R14を介して
トランジスタQ14のエミツタに接続され、また抵
抗R16を介してトランジスタQ16のエミツタに接
続され、また抵抗R13を介してトランジスタQ13
のベースおよびトランジスタQ12のエミツタに接
続され、さらに抵抗R15を介してトランジスタ
Q15のエミツタおよび出力端子１２に接続され
る。入力端子１１はトランジスタQ11のベースに
接続され、トランジスタQ11のエミツタはトラン
ジスタQ13のエミツタおよびトランジスタQ14の
コレクタに接続され、トランジスタQ14のベース
およびトランジスタQ16のベースは定電流源用電
源端子１３に接続される。
ンジスタQ11のコレクタ、トランジスタQ12のベ
ースおよびトランジスタQ16のコレクタに接続さ
れ、またトランジスタQ12のコレクタに接続さ
れ、また抵抗R12を介してトランジスタQ13のコ
レクタおよびトランジスタQ15のベースに接続さ
れ、さらにトランジスタQ15のコレクタに接続さ
れる。低位側電源端子１５は、抵抗R14を介して
トランジスタQ14のエミツタに接続され、また抵
抗R16を介してトランジスタQ16のエミツタに接
続され、また抵抗R13を介してトランジスタQ13
のベースおよびトランジスタQ12のエミツタに接
続され、さらに抵抗R15を介してトランジスタ
Q15のエミツタおよび出力端子１２に接続され
る。入力端子１１はトランジスタQ11のベースに
接続され、トランジスタQ11のエミツタはトラン
ジスタQ13のエミツタおよびトランジスタQ14の
コレクタに接続され、トランジスタQ14のベース
およびトランジスタQ16のベースは定電流源用電
源端子１３に接続される。
次に、第一実施例装置の動作を第１図に基づい
て説明する。
て説明する。
入力端子１１が「Ｌ」レベルのときに、トラン
ジスタQ11はオフ状態にあり、またトランジスタ
Q13はオン状態にあり、出力端子１２は「Ｌ」レ
ベルを示している。このときに、抵抗R11にトラ
ンジスタQ16および抵抗R16にて構成された定電
流源による電流I1が流れるので、正方向しきい値
電圧VT +は高位側電源（約Ov）に対して次の値
に設定される。
ジスタQ11はオフ状態にあり、またトランジスタ
Q13はオン状態にあり、出力端子１２は「Ｌ」レ
ベルを示している。このときに、抵抗R11にトラ
ンジスタQ16および抵抗R16にて構成された定電
流源による電流I1が流れるので、正方向しきい値
電圧VT +は高位側電源（約Ov）に対して次の値
に設定される。
VT +＝−I1R11−VBE12 …(4)
ここで、VBE12はトランジスタQ12のベース・エ
ミツタ間電圧を示す。
ミツタ間電圧を示す。
入力端子１１の入力電圧レベルが上昇し正方向
しきい値電圧VT +を越えるとトランジスタQ11に
コレクタ電流が流れるので、正帰還作用によりト
ランジスタQ11がオン状態になり、トランジスタ
Q13がオフ状態になり出力端子14は「Ｈ」レベル
に切り換わる。このときのトランジスタQ11のコ
レクタ電流を電流I2とすると、抵抗R11には電流
I1＋I2が流れるので、入力の負方向しきい値電圧
はVT -は VT -＝−（I1＋I2）R11−VBE12 …(5) に設定される。
しきい値電圧VT +を越えるとトランジスタQ11に
コレクタ電流が流れるので、正帰還作用によりト
ランジスタQ11がオン状態になり、トランジスタ
Q13がオフ状態になり出力端子14は「Ｈ」レベル
に切り換わる。このときのトランジスタQ11のコ
レクタ電流を電流I2とすると、抵抗R11には電流
I1＋I2が流れるので、入力の負方向しきい値電圧
はVT -は VT -＝−（I1＋I2）R11−VBE12 …(5) に設定される。
また、ヒステリシス幅は
VT +−VT -＝I2R11
に設定される。
このように、正方向しきい値電圧VT +は、抵抗
R11と電流I1により、負方向しきい値電圧VT -は抵
抗R11と電流I1およびI2により任意に設定するこ
とができる。
R11と電流I1により、負方向しきい値電圧VT -は抵
抗R11と電流I1およびI2により任意に設定するこ
とができる。
また、電流I1はトランジスタQ16のエミツタ電
流とほぼ等しく、電流I2はトランジスタQ14のエ
ミツタ電流とほぼ等しいので、上記VT +およびVT
−を精度よく実現するためには、抵抗R11、抵抗
R14およびR16の比精度だけ考慮すればよい。し
たがつて半導体集積回路でも容易に実現可能であ
る。
流とほぼ等しく、電流I2はトランジスタQ14のエ
ミツタ電流とほぼ等しいので、上記VT +およびVT
−を精度よく実現するためには、抵抗R11、抵抗
R14およびR16の比精度だけ考慮すればよい。し
たがつて半導体集積回路でも容易に実現可能であ
る。
さらに、定電流源用電源を低位側電源端子１５
から設定すれば低位側電源の変動に対するしきい
値電圧VT +およびVT -の影響も無視できる。
から設定すれば低位側電源の変動に対するしきい
値電圧VT +およびVT -の影響も無視できる。
次に、第２図に示す第二実施例回路は、第１図
に示す第一実施例回路に対してトランジスタQ11
のコレクタとトランジスタQ12のベース間に抵抗
R17が挿入されていることが異なる。第二実施例
回路の入力しきい値電圧およびヒステリシス幅は VT +＝−I1（R11＋R17）−VBE12 …(7) VT -＝−I1（R11＋R17）−I2R11−VBE12 …(8) VT +−VT -＝I2（R11＋R17） …(9) に設定される。
に示す第一実施例回路に対してトランジスタQ11
のコレクタとトランジスタQ12のベース間に抵抗
R17が挿入されていることが異なる。第二実施例
回路の入力しきい値電圧およびヒステリシス幅は VT +＝−I1（R11＋R17）−VBE12 …(7) VT -＝−I1（R11＋R17）−I2R11−VBE12 …(8) VT +−VT -＝I2（R11＋R17） …(9) に設定される。
本発明は以上説明したように、正方向および負
方向のしきい値電圧を任意にかつ精度高く設定す
ることができる。
方向のしきい値電圧を任意にかつ精度高く設定す
ることができる。
第１図は第一実施例回路の構成を示す回路接続
図。第２図は第二実施例回路の構成を示す回路接
続図。第３図は本発明実施例回路の入力電圧と出
力電圧の関係を示す特性図。第４図は従来例回路
の構成を示す回路接続図。 １，１１……入力端子、２，１２……出力端
子、３，１３……定電流源用電源端子、４，１４
……高位側電源端子、５，１５……低位側電源端
子、Q1〜Q5，Q11〜Q16……トランジスタ、R1〜
R5，R11〜R17……抵抗。
図。第２図は第二実施例回路の構成を示す回路接
続図。第３図は本発明実施例回路の入力電圧と出
力電圧の関係を示す特性図。第４図は従来例回路
の構成を示す回路接続図。 １，１１……入力端子、２，１２……出力端
子、３，１３……定電流源用電源端子、４，１４
……高位側電源端子、５，１５……低位側電源端
子、Q1〜Q5，Q11〜Q16……トランジスタ、R1〜
R5，R11〜R17……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 入力端子と、 ベースに入力端子が接続され、エミツタが第一
の定電流源を介して共通電位に接続された第一の
トランジスタと、 この第１のトランジスタのコレクタと電源電位
間に接続された抵抗と、 上記第一のトランジスタのコレクタにベースが
接続され、コレクタが電源電位に接続された第二
のトランジスタと、 この第二のトランジスタのエミツタにベースが
接続され、エミツタが上記第一のトランジスタの
エミツタに接続された第三のトランジスタと、 この第三のトランジスタのコレクタに接続され
た出力端子と を備えたシユミツト回路において、 上記第二のトランジスタのベースと共通電位間
に第二の定電流源を備えたことを特徴とするシユ
ミツト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167346A JPS6229216A (ja) | 1985-07-29 | 1985-07-29 | シユミツト回路 |
| US06/890,263 US4694198A (en) | 1985-07-29 | 1986-07-29 | Schmitt trigger circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167346A JPS6229216A (ja) | 1985-07-29 | 1985-07-29 | シユミツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6229216A JPS6229216A (ja) | 1987-02-07 |
| JPH0473806B2 true JPH0473806B2 (ja) | 1992-11-24 |
Family
ID=15848023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60167346A Granted JPS6229216A (ja) | 1985-07-29 | 1985-07-29 | シユミツト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4694198A (ja) |
| JP (1) | JPS6229216A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028824A (en) * | 1989-05-05 | 1991-07-02 | Harris Corporation | Programmable delay circuit |
| KR930008554A (ko) * | 1991-10-25 | 1993-05-21 | 김광호 | 콤페레이터 |
| US5300827A (en) * | 1992-07-27 | 1994-04-05 | International Business Machines Corporation | Noise immune NTL logic network |
| US5587674A (en) * | 1994-12-30 | 1996-12-24 | Sgs-Thomson Microelectronics, Inc. | Comparator with built-in hysteresis |
| US5608344A (en) * | 1995-10-19 | 1997-03-04 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| US5656957A (en) * | 1995-10-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| AU8566598A (en) * | 1997-03-25 | 1998-11-11 | Diamond Materials Inc. | Triphasic composite and method for making same |
| US6104232A (en) * | 1998-08-27 | 2000-08-15 | Maxim Integrated Products | DC output level compensation circuit |
| US7466171B2 (en) | 2007-01-15 | 2008-12-16 | International Business Machines Corporation | Voltage detection circuit and circuit for generating a trigger flag signal |
| US7573300B2 (en) * | 2007-01-15 | 2009-08-11 | International Business Machines Corporation | Current control mechanism for dynamic logic keeper circuits in an integrated circuit and method of regulating same |
| US7873921B2 (en) * | 2007-11-30 | 2011-01-18 | International Business Machines Corporation | Structure for a voltage detection circuit in an integrated circuit and method of generating a trigger flag signal |
| US11349435B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode square wave oscillator |
| US11349460B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode Schmitt trigger using current output stages |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4219744A (en) * | 1978-02-03 | 1980-08-26 | Hewlett-Packard Company | DC-Coupled Schmitt trigger circuit with input impedance peaking for increasing switching speed |
| JPS5750139A (en) * | 1980-09-10 | 1982-03-24 | Toshiba Corp | Hysteresis circuit |
-
1985
- 1985-07-29 JP JP60167346A patent/JPS6229216A/ja active Granted
-
1986
- 1986-07-29 US US06/890,263 patent/US4694198A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4694198A (en) | 1987-09-15 |
| JPS6229216A (ja) | 1987-02-07 |
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