JPH0458205B2 - - Google Patents
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- JPH0458205B2 JPH0458205B2 JP57182323A JP18232382A JPH0458205B2 JP H0458205 B2 JPH0458205 B2 JP H0458205B2 JP 57182323 A JP57182323 A JP 57182323A JP 18232382 A JP18232382 A JP 18232382A JP H0458205 B2 JPH0458205 B2 JP H0458205B2
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- JP
- Japan
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- transistor
- voltage
- base
- gate
- terminal
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Links
- 238000010586 diagram Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
- H03K3/2897—Bistables with hysteresis, e.g. Schmitt trigger with an input circuit of differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
本発明は、電源電圧変動による論理しきい値電
圧の変動を改良したシユミツトトリガー回路に関
する。
圧の変動を改良したシユミツトトリガー回路に関
する。
第１図は良く用いられている従来例のシユミツ
トトリガー回路の回路図である。NPN型トラン
ジスタQ1，Q2は、エミツタが共通接続され、定
電流源IOを介し、側に電圧端子４に接続されて
いる。また、トランジスタQ1のコレクタは、
側の電源端子３に接続され、トランジスタQ2の
コレクタは、抵抗R1を介し電源端子３に接続さ
れると共に、トランジスタQ3のベース及び出力
端子２に接続されている。PNP型トランジスタ
Q3のエミツタは、電源端子３に、コレクタは、
抵抗R2を介し、トランジスタQ2のベース及び抵
抗R4、抵抗R3にそれぞれ接続され、抵抗R4の他
端は、電源端子３に、抵抗R3の他端は、電源端
子４に接続されている。
トトリガー回路の回路図である。NPN型トラン
ジスタQ1，Q2は、エミツタが共通接続され、定
電流源IOを介し、側に電圧端子４に接続されて
いる。また、トランジスタQ1のコレクタは、
側の電源端子３に接続され、トランジスタQ2の
コレクタは、抵抗R1を介し電源端子３に接続さ
れると共に、トランジスタQ3のベース及び出力
端子２に接続されている。PNP型トランジスタ
Q3のエミツタは、電源端子３に、コレクタは、
抵抗R2を介し、トランジスタQ2のベース及び抵
抗R4、抵抗R3にそれぞれ接続され、抵抗R4の他
端は、電源端子３に、抵抗R3の他端は、電源端
子４に接続されている。
入力端子１の入力電圧が十分低い場合、トラン
ジスタQ1は非導通、トランジスタQ2は導通とな
り、出力端子２に出力される電圧VO1は次の(1)式
で与えられる。
ジスタQ1は非導通、トランジスタQ2は導通とな
り、出力端子２に出力される電圧VO1は次の(1)式
で与えられる。
VO1＝VCC−R1・IO ……(1)
たゞし、VCC；電源電圧。
IO ；定電流源IOの電流値。
さらに、このときトランジスタQ3は、導通か
ら飽和状態に追い込まれる様に設定されていると
すればトランジスタQ2のベース電圧VQ2B1は次の
(2)式で与えられる。
ら飽和状態に追い込まれる様に設定されていると
すればトランジスタQ2のベース電圧VQ2B1は次の
(2)式で与えられる。
VQ2B1＝R3／R2＋R3（VCC−VCE(sat)） ……(2)
たゞしVCE(sat)；Q3のコレクタ飽和電圧。
従つて、入力端子電圧が、このVQ2B1を越えな
い限り出力端子２の出力電圧は(1)式で示す電圧を
保持する。
い限り出力端子２の出力電圧は(1)式で示す電圧を
保持する。
また、入力端子１の入力電圧が十分高い場合、
トランジスタQ1は、導通に、トランジスタQ2は
非導通になり、出力端子２に出力される電圧を
VO2とすれば次の(3)式で与えられる。
トランジスタQ1は、導通に、トランジスタQ2は
非導通になり、出力端子２に出力される電圧を
VO2とすれば次の(3)式で与えられる。
VO2＝VCC ……(3)
さらに、このときトランジスタQ3は非導通と
なるために、トランジスタQ2のベース電圧VQ2B1
は次の(4)式で与えられる。
なるために、トランジスタQ2のベース電圧VQ2B1
は次の(4)式で与えられる。
VQ2B1＝R3／R3＋R4・VCC ……(4)
従つて、入力端子１の電圧がこのVQ2B1以下に
ならない限り、出力端子２の出力電圧は、(3)式で
示す電圧を維持する。
ならない限り、出力端子２の出力電圧は、(3)式で
示す電圧を維持する。
ここで、VQ2B1、VQ2B2は、このシユミツトトリ
ガー回路の論理しきい値電圧を示すのである。こ
の論理しきい値電圧は(2)式及び(4)式から明らかな
ように、抵抗R2，R3，R4で決定されるが、しか
し、電源電圧VCCが例えば20％変動すると、論理
しきい値電圧値も20％変動してしまう。すなわち
従来の回路には電源変動に比例して論理しきい値
電圧も変動するという欠点がある。さらにそのレ
ベルを自由に変えられないという欠点も有してい
る。
ガー回路の論理しきい値電圧を示すのである。こ
の論理しきい値電圧は(2)式及び(4)式から明らかな
ように、抵抗R2，R3，R4で決定されるが、しか
し、電源電圧VCCが例えば20％変動すると、論理
しきい値電圧値も20％変動してしまう。すなわち
従来の回路には電源変動に比例して論理しきい値
電圧も変動するという欠点がある。さらにそのレ
ベルを自由に変えられないという欠点も有してい
る。
本発明の目的は、前述のかゝる欠点を除去し、
論理しきい値電圧が電源変動によつては変化せ
ず、しかもそのレベルを可変にできるようにした
ところのシユミツトトリガー回路を提供すること
にある。
論理しきい値電圧が電源変動によつては変化せ
ず、しかもそのレベルを可変にできるようにした
ところのシユミツトトリガー回路を提供すること
にある。
本発明による回路は、入力電圧をベース（ゲー
ト）に受ける一導電型の第１トランジスタ、この
トランジスタに対して差動型式に接続された前記
一導電型の第２トランジスタ、前記第２トランジ
スタのコレクタ（ドレイン）と電源端子との間に
接続された負荷、この負荷の両端間電圧をベー
ス・エミツタ間（ゲート・ソース間）に受ける逆
導電型の第３トランジスタ、前記電源端子の電圧
の変動に対して安定化されたバイアス電圧が供給
されるバイアス端子、前記第３トランジスタのコ
レクタ（ドレイン）に接続されたエミツタ（ソー
ス）および前記バイアス端子に接続されたベース
（ゲート）を有する前記逆導電型の第４トランジ
スタ、この第４トランジスタのコレクタ（ドレイ
ン）と前記第２トランジスタのベース（ゲート）
との間に接続された第１電圧降下手段、前記第２
トランジスタのベース（ゲート）と基準端子との
間に接続された第22電圧降下手段、前記電源端子
に接続されたコレクタ（ドレイン）および前記バ
イアス端子に接続されたベース（ゲート）を有す
る前記一導電型の第５トランジスタ、ならびに前
記第５トランジスタのエミスタ（ソース）の前記
第２トランジスタのベース（ゲート）との間に接
続された第３の電圧降下手段を備え、前記第３お
よび第４トランジスタの導通によつて第１閾値電
圧を前記第２トランジスタに与え、前記第３おび
第４トランジスタが非導通のときは前記第５トラ
ンジスタの導通によつて前記第１閾値電圧とは異
なる第２閾値電圧を前記第２トランジスタに与え
ることを特徴としている。
ト）に受ける一導電型の第１トランジスタ、この
トランジスタに対して差動型式に接続された前記
一導電型の第２トランジスタ、前記第２トランジ
スタのコレクタ（ドレイン）と電源端子との間に
接続された負荷、この負荷の両端間電圧をベー
ス・エミツタ間（ゲート・ソース間）に受ける逆
導電型の第３トランジスタ、前記電源端子の電圧
の変動に対して安定化されたバイアス電圧が供給
されるバイアス端子、前記第３トランジスタのコ
レクタ（ドレイン）に接続されたエミツタ（ソー
ス）および前記バイアス端子に接続されたベース
（ゲート）を有する前記逆導電型の第４トランジ
スタ、この第４トランジスタのコレクタ（ドレイ
ン）と前記第２トランジスタのベース（ゲート）
との間に接続された第１電圧降下手段、前記第２
トランジスタのベース（ゲート）と基準端子との
間に接続された第22電圧降下手段、前記電源端子
に接続されたコレクタ（ドレイン）および前記バ
イアス端子に接続されたベース（ゲート）を有す
る前記一導電型の第５トランジスタ、ならびに前
記第５トランジスタのエミスタ（ソース）の前記
第２トランジスタのベース（ゲート）との間に接
続された第３の電圧降下手段を備え、前記第３お
よび第４トランジスタの導通によつて第１閾値電
圧を前記第２トランジスタに与え、前記第３おび
第４トランジスタが非導通のときは前記第５トラ
ンジスタの導通によつて前記第１閾値電圧とは異
なる第２閾値電圧を前記第２トランジスタに与え
ることを特徴としている。
以下、本発明について図面を参照して詳細に説
明する。
明する。
第２図は本発明の一実施例の回路図である。
この実施例の回路は、エミツタが共通接続され
て定電流源IOを介して側の電源端子４に接続さ
れ、差動増幅回路を形成するNPN型のトランジ
スタQ1，Q2と、トランジスタQ1のベース及びコ
レクタはそれぞれ入力端子１及び側の電源端子
３に接続され、トランジスタQ2のコレクタは抵
抗R1を介して電源端子３に接続されるとともに
出力端子２に接続され、トランジスタQ2のベー
スは抵抗R3を介して電源端子４に接続されると
共に抵抗R2及び抵抗R4の一端にそれぞれ接続さ
れ、抵抗R2の他端は直列接続された２個のダイ
オードD1，D2を介してPNP型のトランジスタQ4
のコレクタに接続され、このトランジスタQ4の
ベースは基準電圧電源端子５に接続され、そのエ
ミツタはPNP型のトランジスタQ3のコレクタに
接続され、このトランジスタQ3のベースはトラ
ンジスタQ2のコレクタに接続され、そのエミツ
タは電源端子３に接続され、抵抗R4の他端は
NPN型のトランジスタQ5のエミツタに接続さ
れ、そのベースは基準電圧電流端子５に接続さ
れ、そのコレクタは電源端子３に接続されてなつ
ている。
て定電流源IOを介して側の電源端子４に接続さ
れ、差動増幅回路を形成するNPN型のトランジ
スタQ1，Q2と、トランジスタQ1のベース及びコ
レクタはそれぞれ入力端子１及び側の電源端子
３に接続され、トランジスタQ2のコレクタは抵
抗R1を介して電源端子３に接続されるとともに
出力端子２に接続され、トランジスタQ2のベー
スは抵抗R3を介して電源端子４に接続されると
共に抵抗R2及び抵抗R4の一端にそれぞれ接続さ
れ、抵抗R2の他端は直列接続された２個のダイ
オードD1，D2を介してPNP型のトランジスタQ4
のコレクタに接続され、このトランジスタQ4の
ベースは基準電圧電源端子５に接続され、そのエ
ミツタはPNP型のトランジスタQ3のコレクタに
接続され、このトランジスタQ3のベースはトラ
ンジスタQ2のコレクタに接続され、そのエミツ
タは電源端子３に接続され、抵抗R4の他端は
NPN型のトランジスタQ5のエミツタに接続さ
れ、そのベースは基準電圧電流端子５に接続さ
れ、そのコレクタは電源端子３に接続されてなつ
ている。
次にこの実施例の回路の動作を説明する。
入力端子１の電圧が十分低い場合、トランジス
タQ1は非導通で、トランジスタQ2は導通となる
から、出力端子２には、前述の(1)式と同じ出力電
圧VO1を得る。さらに、このとき、トランジスタ
Q3は導通となり電流をトランジスタQ4に流し込
むためにトランジスタQ4も導通し、トランジス
タQ3，Q4ともに飽和状態になるものとする。
タQ1は非導通で、トランジスタQ2は導通となる
から、出力端子２には、前述の(1)式と同じ出力電
圧VO1を得る。さらに、このとき、トランジスタ
Q3は導通となり電流をトランジスタQ4に流し込
むためにトランジスタQ4も導通し、トランジス
タQ3，Q4ともに飽和状態になるものとする。
従つて、トランジスタQ2のベース電圧VQ2B1は
次の(5)式で与えられる。
次の(5)式で与えられる。
VQ′2B1＝R3／R2＋R3（VO＋VBE−VCE(sat)−2VF≒ＶR3
／R2＋R3（VO−VBE）……(5) ただし、 VBE；Q4のPN順方向におけるベース・エミツタ
間電圧、 VCE（sat）；Q4のコレクタ飽和電圧、 VF；D1、D2のPN順方向の電圧、 VO；電源電圧VCCと無関係な基準電圧 すなわち、入力電圧がこのVQ2′B1以下である限
りは、出力電圧は(1)式で与えられるVO1の値を維
持する。
／R2＋R3（VO−VBE）……(5) ただし、 VBE；Q4のPN順方向におけるベース・エミツタ
間電圧、 VCE（sat）；Q4のコレクタ飽和電圧、 VF；D1、D2のPN順方向の電圧、 VO；電源電圧VCCと無関係な基準電圧 すなわち、入力電圧がこのVQ2′B1以下である限
りは、出力電圧は(1)式で与えられるVO1の値を維
持する。
次に、入力電圧が十分大きい場合、トランジス
タQ1は導通で、トランジスタQ2は非導通となる
から、出力端子２には前述の(3)式で与えられる出
力電圧VO2を得る。さらに、このとき、トランジ
スタQ3は、非導通となるからトランジスタQ4も
非導通となり、トランジスタQ5は常に導通状態
にあるので、このときのトランジスタQ2のベー
ス電圧VQ′2B2は次の(6)式で与えられる。
タQ1は導通で、トランジスタQ2は非導通となる
から、出力端子２には前述の(3)式で与えられる出
力電圧VO2を得る。さらに、このとき、トランジ
スタQ3は、非導通となるからトランジスタQ4も
非導通となり、トランジスタQ5は常に導通状態
にあるので、このときのトランジスタQ2のベー
ス電圧VQ′2B2は次の(6)式で与えられる。
VQ′2B1＝R3／R2＋R3（VO−VBE） ……(6)
ただし、
VBE；Q5のPN順方向におけるベース・エミツタ
間電圧。
間電圧。
すなわち入力電圧がこのVQ′2B2以上であるとき
は、出力電圧は(3)式で示される電圧VO2の値を維
持する。
は、出力電圧は(3)式で示される電圧VO2の値を維
持する。
ここで、VQ2′B1、VQ2B′2は、この実施例の回路
の論理しきい値電圧を示すものであるが、(5)式及
び(6)式から分かるように、従来どおり抵抗R2，
R2，R4の抵抗比で回路のヒステリシス幅を設定
でき、かつ、これら２つの閾値電圧は共に、端子
５に与えられた基準電圧VOと、トランジスタの
順方向におけるベース・エミツタ電圧VBE（この
VBEもVOに依存している）と抵抗比だけで決定さ
れている。VOは電源電圧VCCには依存しない基準
電圧であるため、たとえ電源電圧VCCが変動して
も、これら２つの閾値電圧は一定に保持されるこ
とになる。さらに、基準電源電圧VOに比例して
論理しきい値電圧が変化することが分る。すなわ
ち基準電源電圧VOを変えることによりヒステリ
シス幅を変えることができ回路の安定性の向上と
ともに、回路設定の自由度が増すことになる。
の論理しきい値電圧を示すものであるが、(5)式及
び(6)式から分かるように、従来どおり抵抗R2，
R2，R4の抵抗比で回路のヒステリシス幅を設定
でき、かつ、これら２つの閾値電圧は共に、端子
５に与えられた基準電圧VOと、トランジスタの
順方向におけるベース・エミツタ電圧VBE（この
VBEもVOに依存している）と抵抗比だけで決定さ
れている。VOは電源電圧VCCには依存しない基準
電圧であるため、たとえ電源電圧VCCが変動して
も、これら２つの閾値電圧は一定に保持されるこ
とになる。さらに、基準電源電圧VOに比例して
論理しきい値電圧が変化することが分る。すなわ
ち基準電源電圧VOを変えることによりヒステリ
シス幅を変えることができ回路の安定性の向上と
ともに、回路設定の自由度が増すことになる。
以上の実施例においては、トランジスタとして
バイポーラ型トランジスタを用いた場合を説明し
たが、これはMIS電界効果型トランジスタを用い
た場合にも適用できることは言うまでもない。さ
らに、回路は前述の実施例の回路に限定されるこ
とは無く、要は差動増幅回路の逆相入力端子の電
位（第１図、第２図の回路ではトランジスタQ2
のベースの電位）を電源電圧によらずに所定の値
に保持するように適切な手段を備えれば良い。
バイポーラ型トランジスタを用いた場合を説明し
たが、これはMIS電界効果型トランジスタを用い
た場合にも適用できることは言うまでもない。さ
らに、回路は前述の実施例の回路に限定されるこ
とは無く、要は差動増幅回路の逆相入力端子の電
位（第１図、第２図の回路ではトランジスタQ2
のベースの電位）を電源電圧によらずに所定の値
に保持するように適切な手段を備えれば良い。
以上、詳細に説明したとおり、本発明の回路
は、差動増幅回路の逆相入力端子の電位を源電電
圧によらずに所定の値に保持する保持手段を備え
ているので、たとえ電源電圧が変動しても従来の
ように変動することなく所定の値に保持すること
ができるので回路の安定性が大幅に向上するとと
もに、回路のヒステリシス幅を可変にできるの
で、回路設定の自由度も増大するという効果を有
する。
は、差動増幅回路の逆相入力端子の電位を源電電
圧によらずに所定の値に保持する保持手段を備え
ているので、たとえ電源電圧が変動しても従来の
ように変動することなく所定の値に保持すること
ができるので回路の安定性が大幅に向上するとと
もに、回路のヒステリシス幅を可変にできるの
で、回路設定の自由度も増大するという効果を有
する。
第１図は従来例の回路図、第２図は本発明の一
実施例の回路図である。 １……入力端子、２……出力端子、３，４……
電源端子、５……基準電圧電源端子、Q1，Q2，
Q5……NPN型トランジスタ、Q3，Q4……PNP
型トランジスタ、D1，D2……ダイオード、R1，
R2，R3，R4……抵抗、IO……定電流源。
実施例の回路図である。 １……入力端子、２……出力端子、３，４……
電源端子、５……基準電圧電源端子、Q1，Q2，
Q5……NPN型トランジスタ、Q3，Q4……PNP
型トランジスタ、D1，D2……ダイオード、R1，
R2，R3，R4……抵抗、IO……定電流源。
Claims (1)
- １ 入力電圧をベース（ゲート）に受ける一導電
型の第１トランジスタ、このトランジスタに対し
て差動型式に接続された前記一導電型の第２のト
ランジスタ、前記第２トランジスタのコレクタ
（ドレイン）と電源端子との間に接続された負荷、
この負荷の両端間電圧をベース・エミツタ間（ゲ
ート・ソース間）に受ける逆導電型の第３トラン
ジスタ、前記電源端子の電圧の変動に対して安定
化されたバイアス電圧が供給されるバイアス端
子、前記第３トランジスタのコレクタ（ドレイ
ン）に接続されたエミツタ（ソース）および前記
バイアス端子に接続されたベース（ゲート）を有
する前記逆導電型の第４トランジスタ、この第４
トランジスタのコレクタ（ドレイン）と前記第２
トランジスタのベース（ゲート）との間に接続さ
れた第１電圧降下手段、前記第２トランジスタの
ベース（ゲート）と基準端子との間に接続された
第２電圧降下手段、前記電源端子に接続されたコ
レクタ（ドレイン）および前記バイアス端子に接
続されたベース（ゲート）を有する前記一導電型
の第５トランジスタ、ならびに前記第５トランジ
スタのエミツタ（ソース）と前記第２トランジス
タのベース（ゲート）との間に接続された第３の
電圧降下手段を備え、前記第３および第４トラン
ジスタの導通によつて第１閾値電圧を前記第２ト
ランジスタのベース（ゲート）に与え、前記第３
および第４トランジスタが非導通のときは前記第
５トランジスタの導通によつて前記第１閾値電圧
とは異なる第２閾値電圧を前記第２トランジスタ
のベース（ゲート）に与えることを特徴とするシ
ユミツトトリガー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182323A JPS5972220A (ja) | 1982-10-18 | 1982-10-18 | シユミツトトリガ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182323A JPS5972220A (ja) | 1982-10-18 | 1982-10-18 | シユミツトトリガ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972220A JPS5972220A (ja) | 1984-04-24 |
| JPH0458205B2 true JPH0458205B2 (ja) | 1992-09-16 |
Family
ID=16116296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182323A Granted JPS5972220A (ja) | 1982-10-18 | 1982-10-18 | シユミツトトリガ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972220A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104660223B (zh) * | 2014-06-19 | 2017-04-12 | 吴春刚 | 差分式施密特触发电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS544927U (ja) * | 1977-06-13 | 1979-01-13 |
-
1982
- 1982-10-18 JP JP57182323A patent/JPS5972220A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS544927U (ja) * | 1977-06-13 | 1979-01-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5972220A (ja) | 1984-04-24 |
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