JPH0449287B2 - - Google Patents
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- JPH0449287B2 JPH0449287B2 JP58163459A JP16345983A JPH0449287B2 JP H0449287 B2 JPH0449287 B2 JP H0449287B2 JP 58163459 A JP58163459 A JP 58163459A JP 16345983 A JP16345983 A JP 16345983A JP H0449287 B2 JPH0449287 B2 JP H0449287B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Description
【発明の詳細な説明】
本発明は入出力特性にヒステリシス特性を付け
た差動入力コンパレータに関する。
た差動入力コンパレータに関する。
差動入力コンパレータにおいては、差動入力が
ほぼ同電位となつた時に入力信号に重畳している
ノイズ等で出力が反転をくり返す場合があり、こ
の対策として一般に入出力特性にヒステリス特性
を付けることによつてノイズ等による誤動作を防
止することが行なわれている。
ほぼ同電位となつた時に入力信号に重畳している
ノイズ等で出力が反転をくり返す場合があり、こ
の対策として一般に入出力特性にヒステリス特性
を付けることによつてノイズ等による誤動作を防
止することが行なわれている。
第１図は従来広く用いられているヒステリシス
特性を持つた差動入力コンパレータの例である。
図において、差動入力コンパレータ１の出力端子
４より第１の抵抗５を非反転入力端子３に接続
し、かかる非反転入力端子３から共通電位へ第２
の抵抗６が接続され、反転入力端子２に入力信号
が入力されるようになつている。すなわち、出力
端子４から非反転入力端子３に帰還が施されてい
るので、かかる差動入力コンパレータ１には正帰
還がかけられていることになる。
特性を持つた差動入力コンパレータの例である。
図において、差動入力コンパレータ１の出力端子
４より第１の抵抗５を非反転入力端子３に接続
し、かかる非反転入力端子３から共通電位へ第２
の抵抗６が接続され、反転入力端子２に入力信号
が入力されるようになつている。すなわち、出力
端子４から非反転入力端子３に帰還が施されてい
るので、かかる差動入力コンパレータ１には正帰
還がかけられていることになる。
ここで、出力端子４の電位をVO、非反転入力
端子３の電位をVIN、第１の抵抗５の抵抗値を
R1、第２の抵抗６の抵抗値をR2とすると、非反
転入力端子３の電位VINは、 VIN＝R2・VO／R1＋R2 ……(1) となる。出力端子４の電位のハイレベル値を
VOH，ローレベル値をVOLとすると、出力端子４
の電位がハイレベル時の非反転入力端子３の電位
VINは VIN＝R2・VOH／R1＋R2 ……(2) となり、一方、差動入力コンパレータ１が反転し
て出力端子４の電位がローレベルになつた時の非
反転入力端子３の電位 VIN′は VIN′＝R2・VOL／R1＋R2 ……(3) となる。ここで、差動入力コンパレータ１の特性
が理想演算特性を持つていると仮定すると、入出
力特性のヒステリシス幅VTHは VTH＝R2（VOH−VOL）／R1＋R2 ……(4) となり、第１の抵抗５と第２の抵抗６の比を適当
に設定することにより第２図に示すような入出力
特性にヒステリシス特性を持たせた差動入力コン
パレータが実現されていた。
端子３の電位をVIN、第１の抵抗５の抵抗値を
R1、第２の抵抗６の抵抗値をR2とすると、非反
転入力端子３の電位VINは、 VIN＝R2・VO／R1＋R2 ……(1) となる。出力端子４の電位のハイレベル値を
VOH，ローレベル値をVOLとすると、出力端子４
の電位がハイレベル時の非反転入力端子３の電位
VINは VIN＝R2・VOH／R1＋R2 ……(2) となり、一方、差動入力コンパレータ１が反転し
て出力端子４の電位がローレベルになつた時の非
反転入力端子３の電位 VIN′は VIN′＝R2・VOL／R1＋R2 ……(3) となる。ここで、差動入力コンパレータ１の特性
が理想演算特性を持つていると仮定すると、入出
力特性のヒステリシス幅VTHは VTH＝R2（VOH−VOL）／R1＋R2 ……(4) となり、第１の抵抗５と第２の抵抗６の比を適当
に設定することにより第２図に示すような入出力
特性にヒステリシス特性を持たせた差動入力コン
パレータが実現されていた。
しかしながら、第１図に示した従来の回路で
は、非反転入力端子３には必らず帰還回路である
第１と第２の抵抗５，６が接続されるために、２
つの差動入力端子を接地電位に対して完全に浮か
した状態にして使用することは不可能である。
は、非反転入力端子３には必らず帰還回路である
第１と第２の抵抗５，６が接続されるために、２
つの差動入力端子を接地電位に対して完全に浮か
した状態にして使用することは不可能である。
また、差動入力コンパレータは入力信号の波形
を整形するような用途にも使用され、その場合、
要求特性上、差動入力コンパレータの反転動作に
対して独立したヒステリシス特性を付加させる必
要が生じるが、第１図の従来の回路では、かかる
特性を満足させるためには、(2)，(3)式より出力端
子４のハイレベル値VOHとローレベル値VOLを必
要なヒステリシス特性に合せて設定する必要があ
り、設計上の自由度が大幅に制限されてしまう欠
点があつた。
を整形するような用途にも使用され、その場合、
要求特性上、差動入力コンパレータの反転動作に
対して独立したヒステリシス特性を付加させる必
要が生じるが、第１図の従来の回路では、かかる
特性を満足させるためには、(2)，(3)式より出力端
子４のハイレベル値VOHとローレベル値VOLを必
要なヒステリシス特性に合せて設定する必要があ
り、設計上の自由度が大幅に制限されてしまう欠
点があつた。
本発明は上述した従来技術の欠点を解消し、２
つの差動入力端子が共通電位に対して完全に浮い
た状態で使用でき、合せて差動入力コンパレータ
の反転動作に対して独立したヒステリシス特性が
設定できる差動入力コンパレータを提供するもの
である。
つの差動入力端子が共通電位に対して完全に浮い
た状態で使用でき、合せて差動入力コンパレータ
の反転動作に対して独立したヒステリシス特性が
設定できる差動入力コンパレータを提供するもの
である。
本発明による差動入力コンパレータは、差動型
式に接続されベース間に入力電圧が印加される第
１および第２のトランジスタと、前記第１のトラ
ンジスタのコレクタに電流入力端子が接続され前
記第２のトランジスタのコレクタに電流出力端子
が接続されたカレントミラー負荷と、前記第２の
トランジスタのコレクタと前記カレントミラー負
荷の電流出力端子との接続点から得られる電流に
応答して出力電圧を発生する手段と、前記出力電
圧に応答し、前記出力電圧が第１の電圧状態のと
きは前記第１のトランジスタのコレクタ電流に所
定の第１の電流を加算して前記カレントミラー負
荷の前記電流入力端子に供給し、前記出力電圧が
第２の電圧状態のときは前記第２のトランジスタ
のコレクタ電流に所定の第２の電流を加算して前
記カレントミラー負荷の前記電流出力端子に供給
する制御手段とを備えることを特徴とする。
式に接続されベース間に入力電圧が印加される第
１および第２のトランジスタと、前記第１のトラ
ンジスタのコレクタに電流入力端子が接続され前
記第２のトランジスタのコレクタに電流出力端子
が接続されたカレントミラー負荷と、前記第２の
トランジスタのコレクタと前記カレントミラー負
荷の電流出力端子との接続点から得られる電流に
応答して出力電圧を発生する手段と、前記出力電
圧に応答し、前記出力電圧が第１の電圧状態のと
きは前記第１のトランジスタのコレクタ電流に所
定の第１の電流を加算して前記カレントミラー負
荷の前記電流入力端子に供給し、前記出力電圧が
第２の電圧状態のときは前記第２のトランジスタ
のコレクタ電流に所定の第２の電流を加算して前
記カレントミラー負荷の前記電流出力端子に供給
する制御手段とを備えることを特徴とする。
以下図面を用いて本発明を説明する。
第３図は本発明の構成を説明するための構成図
である。第１と第２の入力トランジスタ７，８と
かかる入力トランジスタ７，８の共通エミツタに
接続された定電流源９と前記入力トランジスタ
７，８のそれぞれコレクタに接続される負荷とし
てのトランジスタ１０，１１、抵抗１２，１３か
らなるカレントミラーとから構成される差動入力
段と、前記差動入力段にベースが接続された出力
トランジスタ１７及びバイアス抵抗１８、トラン
ジスタ１７の負荷抵抗１９により差動入力コンパ
レータが構成されている。２は反転入力端子、３
は非反転入力端子、４は出力端子であり、２０は
正電源ライン、２１は負電源ラインである。
である。第１と第２の入力トランジスタ７，８と
かかる入力トランジスタ７，８の共通エミツタに
接続された定電流源９と前記入力トランジスタ
７，８のそれぞれコレクタに接続される負荷とし
てのトランジスタ１０，１１、抵抗１２，１３か
らなるカレントミラーとから構成される差動入力
段と、前記差動入力段にベースが接続された出力
トランジスタ１７及びバイアス抵抗１８、トラン
ジスタ１７の負荷抵抗１９により差動入力コンパ
レータが構成されている。２は反転入力端子、３
は非反転入力端子、４は出力端子であり、２０は
正電源ライン、２１は負電源ラインである。
かかる差動入力コンパレータの差動入力段の第
１の入力トランジスタ７のコレクタと負荷トラン
ジスタ１０の接続点に第１の定電流源１４が接続
され、第２の入力トランジスタ８のコレクタと負
荷トランジスタ１１の接続点には第２の定電流源
が接続され、また、出力端子４の反転の状態によ
つて第１と第２の定電流源１４，１５を制御する
ための制御回路１６が構成されている。
１の入力トランジスタ７のコレクタと負荷トラン
ジスタ１０の接続点に第１の定電流源１４が接続
され、第２の入力トランジスタ８のコレクタと負
荷トランジスタ１１の接続点には第２の定電流源
が接続され、また、出力端子４の反転の状態によ
つて第１と第２の定電流源１４，１５を制御する
ための制御回路１６が構成されている。
ここで、いま、反転入力端子２よりも非反転入
力３の電位が充分に低い場合には、第１の入力ト
ランジスタ７はオフし、第２の入力トランジスタ
８がオンして、かかる第２の入力トランジスタ８
のコレクタにベースが接続されている出力トラン
ジスタ１７もオンして出力端子４の電位はローレ
ベルとなる。この時、制御回路１６は第１の定電
流源１４をオフさせ、第２の定電流源１５をオン
させるように動作する。
力３の電位が充分に低い場合には、第１の入力ト
ランジスタ７はオフし、第２の入力トランジスタ
８がオンして、かかる第２の入力トランジスタ８
のコレクタにベースが接続されている出力トラン
ジスタ１７もオンして出力端子４の電位はローレ
ベルとなる。この時、制御回路１６は第１の定電
流源１４をオフさせ、第２の定電流源１５をオン
させるように動作する。
つまり、第２のトランジスタ８のコレクタ電流
に第２の定電流源１５の定電流が加算されたこと
になる。
に第２の定電流源１５の定電流が加算されたこと
になる。
次に非反転入力端子３の電位が上昇し、反転入
力端子２の電位より高くなつて、差動入力コンパ
レータが反転しようとする状態の場合には第１の
入力トランジスタ７のコレクタ電流IC1と、第２
の入力トランジスタ８のコレクタ電流：IC2と第
２の定電流源１５の定電流IS2とが等しくなる。
力端子２の電位より高くなつて、差動入力コンパ
レータが反転しようとする状態の場合には第１の
入力トランジスタ７のコレクタ電流IC1と、第２
の入力トランジスタ８のコレクタ電流：IC2と第
２の定電流源１５の定電流IS2とが等しくなる。
すなわち、
IC1＝IC2＋IS2 ……(5)
となる。この状態における差動入力電圧VIは入
力トランジスタ７と８のベース・エミツタ間電圧
をそれぞれVBE1，VBE2とすると、 VI＝VBE1＋VBE2 ……(6) となる。ここで、トランジスタのベース・エミツ
タ間電圧とエミツタ電流の関係式を(6)式に代入し
て、 VI＝VTloIC1／IC2 ……(7) が得られる。VTは熱電圧であり、およそ26ｍＶ
である。
力トランジスタ７と８のベース・エミツタ間電圧
をそれぞれVBE1，VBE2とすると、 VI＝VBE1＋VBE2 ……(6) となる。ここで、トランジスタのベース・エミツ
タ間電圧とエミツタ電流の関係式を(6)式に代入し
て、 VI＝VTloIC1／IC2 ……(7) が得られる。VTは熱電圧であり、およそ26ｍＶ
である。
(5)式を(7)式に代入して
VI＝VTlo（１＋IS2／IC2） ……(8)
が得られる。すなわち、第３図の差動入力コンパ
レータの出力端子４の電位をローレベルからハイ
レベルに反転させるためには、反転入力端子２よ
りも非反転入力端子３の電位を前記差動入力電圧
VI以上高くする必要がある。
レータの出力端子４の電位をローレベルからハイ
レベルに反転させるためには、反転入力端子２よ
りも非反転入力端子３の電位を前記差動入力電圧
VI以上高くする必要がある。
一方、反転入力端子２よりも非反転入力端子３
の電位が充分高い場合には、出力端子４の電位は
ハイレベルとなり、この出力端子４の電位を受け
て制御回路１６は第１の定電流源１４をオンさ
せ、第２の定電流源１５をオフさせるように動作
する。ここで、非反転入力端子３の電位が低下し
て反転入力端子２の電位より低くなつて差動入力
コンパレータが反転しようとする状態の場合に
は、非反転入力端子３の電位を反転入力端子２よ
りも VI′＝VTlo（１−IS1／IC2） ……(9) 以上低くする必要がある。ここでVI′はかかる状
態における差動入力電圧であり、IS1は第１の定
電流源１４の定電流値である。
の電位が充分高い場合には、出力端子４の電位は
ハイレベルとなり、この出力端子４の電位を受け
て制御回路１６は第１の定電流源１４をオンさ
せ、第２の定電流源１５をオフさせるように動作
する。ここで、非反転入力端子３の電位が低下し
て反転入力端子２の電位より低くなつて差動入力
コンパレータが反転しようとする状態の場合に
は、非反転入力端子３の電位を反転入力端子２よ
りも VI′＝VTlo（１−IS1／IC2） ……(9) 以上低くする必要がある。ここでVI′はかかる状
態における差動入力電圧であり、IS1は第１の定
電流源１４の定電流値である。
ここで第１の定電流源の定電流値IS1と第２の
定電流源の定電流値IS2は独立して設定すること
が可能で、これを異ならせて設定すれば、(8)，(9)
式より差動入力コンパレータの反転に対して独立
したヒステリシス特性を設定することができる。
定電流源の定電流値IS2は独立して設定すること
が可能で、これを異ならせて設定すれば、(8)，(9)
式より差動入力コンパレータの反転に対して独立
したヒステリシス特性を設定することができる。
第４図は前述した本発明による差動入力コンパ
レータの入出力特性を示す図である。(8)，(9)式に
よつて決定される差動入力電圧：VI，VI′の分だ
けヒステリシス特性が付けられている。
レータの入出力特性を示す図である。(8)，(9)式に
よつて決定される差動入力電圧：VI，VI′の分だ
けヒステリシス特性が付けられている。
第５図は本発明を実現するための実施例であ
り、第３図における制御回路１６を具体化したも
のである。
り、第３図における制御回路１６を具体化したも
のである。
ここで定電流源９，１４，１５については容易
な手段で実現可能なので具体化していない。また
差動入力段の基本動作と出力トランジスタ１７の
動作についても前述してあるので省略する。
な手段で実現可能なので具体化していない。また
差動入力段の基本動作と出力トランジスタ１７の
動作についても前述してあるので省略する。
第５図においては、制御回路１６はトランジス
タ２２，２３で構成される第１の差動増幅器とト
ランジスタ２４，２５で構成される第２の差動増
幅器とバイアス源２６で構成されている。
タ２２，２３で構成される第１の差動増幅器とト
ランジスタ２４，２５で構成される第２の差動増
幅器とバイアス源２６で構成されている。
かかる第１の差動増幅器の共通エミツタには第
１の定電流源１４が接続され、第２の差動増幅器
の共通エミツタには第２の定電流源が接続されて
いる。
１の定電流源１４が接続され、第２の差動増幅器
の共通エミツタには第２の定電流源が接続されて
いる。
また、トランジスタ２３と２５の両ベースは出
力端子４に接続され、トランジスタ２２と２４の
両ベースはバイアス源２６に接続され、トランジ
スタ２２のコレクタは第１の入力トランジスタ７
のコレクタと負荷トランジスタ１０の接続点へ接
続され、トランジスタ２５のコレクタは第２の入
力トランジスタ８のコレクタと負荷トランジスタ
１１の接続点に接続され、トランジスタ２３，２
４の両コレクタは負電源ライン２１に接続されて
いる。
力端子４に接続され、トランジスタ２２と２４の
両ベースはバイアス源２６に接続され、トランジ
スタ２２のコレクタは第１の入力トランジスタ７
のコレクタと負荷トランジスタ１０の接続点へ接
続され、トランジスタ２５のコレクタは第２の入
力トランジスタ８のコレクタと負荷トランジスタ
１１の接続点に接続され、トランジスタ２３，２
４の両コレクタは負電源ライン２１に接続されて
いる。
ここで、バイアス源２６の電位は、出力端子４
のハイレベル値VOHとローレベル値VOLの中間の
電位に設定し、具体的にはダイオードチエーン等
で実現できる。
のハイレベル値VOHとローレベル値VOLの中間の
電位に設定し、具体的にはダイオードチエーン等
で実現できる。
このような構成になつているために、反転入力
端子２の電位より非反転入力端子３の電圧が充分
低くなつて出力端子４がローレベルとなつた時に
は、トランジスタ２３と２５がオン、トランジス
タ２２と２４がオフし、第２の定電流源１５の定
電流がトランジスタ２５を介して第２の入力トラ
ンジスタ８のコレクタ電流に加算され、一方、第
１の定電流源１４の定電流はトランジスタ２３を
介して負電源ライン２１に捨てられることで、差
動入力段へは伝達されなくなる。
端子２の電位より非反転入力端子３の電圧が充分
低くなつて出力端子４がローレベルとなつた時に
は、トランジスタ２３と２５がオン、トランジス
タ２２と２４がオフし、第２の定電流源１５の定
電流がトランジスタ２５を介して第２の入力トラ
ンジスタ８のコレクタ電流に加算され、一方、第
１の定電流源１４の定電流はトランジスタ２３を
介して負電源ライン２１に捨てられることで、差
動入力段へは伝達されなくなる。
また、反転入力端子２の電位より非反転入力端
子３の電位が充分高くなつて出力端子４の電位が
ハイレベルになつた時にはトランジスタ２２と２
４がオン、トランジスタ２３と２５がオフして第
１の定電流源１４の定電流が第１の入力トランジ
スタ７のコレクタ電流に加算され、第２の定電流
源１５の定電流は負電源ライン２１に捨てられ、
差動入力段へは伝達されなくなる。
子３の電位が充分高くなつて出力端子４の電位が
ハイレベルになつた時にはトランジスタ２２と２
４がオン、トランジスタ２３と２５がオフして第
１の定電流源１４の定電流が第１の入力トランジ
スタ７のコレクタ電流に加算され、第２の定電流
源１５の定電流は負電源ライン２１に捨てられ、
差動入力段へは伝達されなくなる。
以上説明したように第５図の本発明の実施例に
おいては、第３図に示した本発明の構成、動作を
全て満足している。また、第５図による本発明の
実施例においては半導体集積回路化が容易に実現
でき、低コストで本発明が具体化できる。
おいては、第３図に示した本発明の構成、動作を
全て満足している。また、第５図による本発明の
実施例においては半導体集積回路化が容易に実現
でき、低コストで本発明が具体化できる。
第６図は半導体集積回路化を前提にした本発明
の第２の実施例である。図において、制御回路１
６はマルチコレクタ構造のラテラルPNPトラン
ジスタ２７，２８をエミツタ共通として差動増幅
器を構成し、第１のトランジスタ２７のベースは
バイアス源に接続され、第２のトランジスタ２８
のベースは出力端子４に接続され、第１のトラン
ジスタの第１のコレクタは第１の入力トランジス
タ７のコレクタと負荷トランジスタ１０の接続点
に接続され、かつ、第２のコレクタは負電源ライ
ン２１に接続され、また、第２のトランジスタの
第１のコレクタは負電源ラインに接続され、か
つ、第２のコレクタは第２の入力トランジスタ８
のコレクタと負荷トランジスタ１１の接続点に接
続されている。
の第２の実施例である。図において、制御回路１
６はマルチコレクタ構造のラテラルPNPトラン
ジスタ２７，２８をエミツタ共通として差動増幅
器を構成し、第１のトランジスタ２７のベースは
バイアス源に接続され、第２のトランジスタ２８
のベースは出力端子４に接続され、第１のトラン
ジスタの第１のコレクタは第１の入力トランジス
タ７のコレクタと負荷トランジスタ１０の接続点
に接続され、かつ、第２のコレクタは負電源ライ
ン２１に接続され、また、第２のトランジスタの
第１のコレクタは負電源ラインに接続され、か
つ、第２のコレクタは第２の入力トランジスタ８
のコレクタと負荷トランジスタ１１の接続点に接
続されている。
ここで、出力端子４の電位がローレベルの時は
トランジスタ２８がオンして定電流源２９の定電
流のうち、一部はトランジスタ２８の第１のコレ
クタから負電源ライン２１に捨てられ、残る一部
は第２のコレクタから第２の入力トランジスタ８
のコレクタ電流に加算される。一方、出力端子４
の電位がハイレベルの時はトランジスタ２７がオ
ンして定電流源２９の定電流のうち、一部はトラ
ンジスタ２７の第１のコレクタから第１の入力ト
ランジスタ７のコレクタ電流に加算され、残る一
部は第２のコレクタから負電源ラインに捨てられ
る。
トランジスタ２８がオンして定電流源２９の定電
流のうち、一部はトランジスタ２８の第１のコレ
クタから負電源ライン２１に捨てられ、残る一部
は第２のコレクタから第２の入力トランジスタ８
のコレクタ電流に加算される。一方、出力端子４
の電位がハイレベルの時はトランジスタ２７がオ
ンして定電流源２９の定電流のうち、一部はトラ
ンジスタ２７の第１のコレクタから第１の入力ト
ランジスタ７のコレクタ電流に加算され、残る一
部は第２のコレクタから負電源ラインに捨てられ
る。
マルチコレクタ構造のラテラルPNPトランジ
スタにおいては、コレクタ領域を分割して複数の
コレクタを作り、かかるコレクタ領域の面積もし
くは角度分割比に比例してエミツタ電流を複数の
コレクタに分流させることができるが、第６図の
回路においてはトランジスタ２７と２８が独立し
て第１と第２のコレクタ分割比をマスク設計上で
設定できるので本発明の目的を完全に満足させら
れる。
スタにおいては、コレクタ領域を分割して複数の
コレクタを作り、かかるコレクタ領域の面積もし
くは角度分割比に比例してエミツタ電流を複数の
コレクタに分流させることができるが、第６図の
回路においてはトランジスタ２７と２８が独立し
て第１と第２のコレクタ分割比をマスク設計上で
設定できるので本発明の目的を完全に満足させら
れる。
マルチコレクタのラテラルPNPトランジスタ
が使用できない場合はエミツタとベースをそれぞ
れ共通接続してエミツタ面積比を目的の特性に合
せて設定したカレントミラー接続をマルチコレク
タのトランジスタと置き換えても良い。
が使用できない場合はエミツタとベースをそれぞ
れ共通接続してエミツタ面積比を目的の特性に合
せて設定したカレントミラー接続をマルチコレク
タのトランジスタと置き換えても良い。
また、差動入力コンパレータの反転動作に対し
て独立したヒステリシス特性を必要としない場合
は、第６図の第１と第２のトランジスタ２７，２
８をマルチコレクタ構造とせず、第１のトランジ
スタ２７の第２のコレクタと第２のトランジスタ
２８の第１のコレクタを省略することにより簡略
化した回路とすることができ、この場合の具体例
の回路図を第７図に示す。
て独立したヒステリシス特性を必要としない場合
は、第６図の第１と第２のトランジスタ２７，２
８をマルチコレクタ構造とせず、第１のトランジ
スタ２７の第２のコレクタと第２のトランジスタ
２８の第１のコレクタを省略することにより簡略
化した回路とすることができ、この場合の具体例
の回路図を第７図に示す。
以上説明したように本発明によれば、２つの差
動入力端子を接地電位に対して完全に浮かした状
態にでき、また、差動入力コンパレータの反転動
作に対して独立したヒステリシス特性が付けられ
る差動入力コンパレータが実現できる。
動入力端子を接地電位に対して完全に浮かした状
態にでき、また、差動入力コンパレータの反転動
作に対して独立したヒステリシス特性が付けられ
る差動入力コンパレータが実現できる。
第１図は従来の差動入力の例を示す回路図、第
２図は第１図の回路の入出力特性を示す図であ
る。第３図は本発明の原理的構成を示す構成図、
第４図は入出力特性を示す図、第５図は本発明を
具体的に実現した実施例の回路図、第６図と第７
図はそれぞれ本発明の他の実施例の回路図であ
る。 １……差動入力コンパレータ、２……反転入力
端子、３……非反転入力端子、４……出力端子、
５，６，１２，１３，１８，１９……抵抗、７，
８，１０，１１，１７，２２，２３，２４，２
５，２７，２８……トランジスタ、９，１４，１
５，２９……定電流源、１６……制御回路、２０
……正電源ライン、２１……負電源ライン、２６
……バイアス源。
２図は第１図の回路の入出力特性を示す図であ
る。第３図は本発明の原理的構成を示す構成図、
第４図は入出力特性を示す図、第５図は本発明を
具体的に実現した実施例の回路図、第６図と第７
図はそれぞれ本発明の他の実施例の回路図であ
る。 １……差動入力コンパレータ、２……反転入力
端子、３……非反転入力端子、４……出力端子、
５，６，１２，１３，１８，１９……抵抗、７，
８，１０，１１，１７，２２，２３，２４，２
５，２７，２８……トランジスタ、９，１４，１
５，２９……定電流源、１６……制御回路、２０
……正電源ライン、２１……負電源ライン、２６
……バイアス源。
Claims (1)
- 【特許請求の範囲】 １ 差動型式に接続されベース間に入力電圧が印
加される第１および第２のトランジスタと、前記
第１のトランジスタのコレクタに電流入力端子が
接続され前記第２のトランジスタのコレクタに電
流出力端子が接続されたカレントミラー負荷と、
前記第２のトランジスタのコレクタと前記カレン
トミラー負荷の電流出力端子との接続点から得ら
れる電流に応答して出力電圧を発生する手段と、
前記出力電圧に応答し、前記出力電圧が第１の電
圧状態のときは前記第１のトランジスタのコレク
タ電流に所定の第１の電流を加算して前記カレン
トミラー負荷の前記電流入力端子に供給し、前記
出力電圧が第２の電圧状態のときは前記第２のト
ランジスタのコレクタ電流に所定の第２の電流を
加算して前記カレントミラー負荷の前記電流出力
端子に供給する制御手段とを備えることを特徴と
する差動入力コンパレータ。 ２ 前記制御手段は、前記第１の電流を発生する
第１の電流源、前記第２の電流を発生する第２の
電流源、および前記出力電圧が前記第１の電圧状
態のときは前記第１の電流源を前記第１のトラン
ジスタのコレクタに接続するとともに前記第２の
電流源を前記第２のトランジスタのコレクタから
切り離し、前記出力電圧が前記第２の電圧状態の
ときは前記第２の電流源を前記第２のトランジス
タのコレクタに接続するとともに前記第１の電流
源を前記第１のトランジスタのコレクタから切り
離すスイツチ回路を有することを特徴とする特許
請求の範囲第１項記載の差動入力コンパレータ。 ３ 前記制御手段は、電流源およびこの電流源の
電流の少なくとも一部を前記出力電圧が前記第１
の電圧状態のときは前記第１のトランジスタのコ
レクタに前記第１の電流として前記出力電圧が前
記第２の電圧状態のときは前記第２のトランジス
タのコレクタに前記第２の電流としてそれぞれ供
給する電流切換回路を有することを特徴とする特
許請求の範囲第１項記載の差動入力コンパレー
タ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163459A JPS6054513A (ja) | 1983-09-06 | 1983-09-06 | 差動入力コンパレ−タ |
| US06/647,433 US4634897A (en) | 1983-09-06 | 1984-09-05 | Comparator having a hysteresis characteristic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163459A JPS6054513A (ja) | 1983-09-06 | 1983-09-06 | 差動入力コンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6054513A JPS6054513A (ja) | 1985-03-29 |
| JPH0449287B2 true JPH0449287B2 (ja) | 1992-08-11 |
Family
ID=15774280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163459A Granted JPS6054513A (ja) | 1983-09-06 | 1983-09-06 | 差動入力コンパレ−タ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4634897A (ja) |
| JP (1) | JPS6054513A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136712A (ja) * | 1986-11-28 | 1988-06-08 | Toshiba Corp | 差動比較回路 |
| JPH01173913A (ja) * | 1987-12-26 | 1989-07-10 | Toshiba Corp | ヒステリシス付き電圧比較回路 |
| US5030856A (en) * | 1989-05-04 | 1991-07-09 | International Business Machines Corporation | Receiver and level converter circuit with dual feedback |
| GB2235838A (en) * | 1989-08-26 | 1991-03-13 | Motorola Inc | Comparator inhibits output change until regeneration begins |
| ES2077594T3 (es) * | 1990-02-13 | 1995-12-01 | Siemens Ag | Circuito comparador. |
| JP2621562B2 (ja) * | 1990-03-28 | 1997-06-18 | 日本電気株式会社 | Ｒｓ２３２ｃラインレシーバｉｃ |
| IT1241394B (it) * | 1990-12-31 | 1994-01-10 | Sgs Thomson Microelectronics | Circuito comparatore con isteresi di precisione ed alta impedenza di ingresso |
| US5258661A (en) * | 1992-04-20 | 1993-11-02 | International Business Machines Corporation | High noise tolerance receiver |
| EP0623997B1 (en) * | 1993-05-07 | 1998-08-12 | STMicroelectronics S.r.l. | Hysteresis comparator working with a low voltage supply |
| US5367211A (en) * | 1993-06-28 | 1994-11-22 | Harris Corporation | Differential amplifier with hysteresis |
| DE4430032C1 (de) * | 1994-08-24 | 1995-06-08 | Sgs Thomson Microelectronics | Hysteresebehafteter Komparator in Bipolar-Technik |
| US6275082B1 (en) * | 2000-03-06 | 2001-08-14 | Infineon Technologies Ag | Receiver with switched current feedback for controlled hysteresis |
| US6313667B1 (en) * | 2000-11-01 | 2001-11-06 | National Semiconductor Corporation | Apparatus and method for a turn around stage having reduced power consumption, Class AB behavior, low noise and low offset |
| US8098062B2 (en) | 2008-08-22 | 2012-01-17 | Honeywell International Inc. | Comparator circuit having latching behavior and digital output sensors therefrom |
| JP6498649B2 (ja) * | 2016-10-17 | 2019-04-10 | 株式会社東海理化電機製作所 | レベルシフタ |
| DE102018102375B4 (de) * | 2018-02-02 | 2022-02-24 | Infineon Technologies Ag | Analog-Binär-Umsetzer und Verfahren zum Umsetzen eines Analogsignals in ein Binärsignal |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576138B2 (ja) * | 1975-01-17 | 1982-02-03 | ||
| US3988595A (en) * | 1976-01-19 | 1976-10-26 | Fairchild Camera And Instrument Corporation | High-gain differential input comparator with emitter feedback input hysteresis |
| JPS5775022A (en) * | 1980-10-29 | 1982-05-11 | Nec Corp | Comparator |
-
1983
- 1983-09-06 JP JP58163459A patent/JPS6054513A/ja active Granted
-
1984
- 1984-09-05 US US06/647,433 patent/US4634897A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6054513A (ja) | 1985-03-29 |
| US4634897A (en) | 1987-01-06 |
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