JPS6235708A - シユミツト回路 - Google Patents
シユミツト回路Info
- Publication number
- JPS6235708A JPS6235708A JP60175106A JP17510685A JPS6235708A JP S6235708 A JPS6235708 A JP S6235708A JP 60175106 A JP60175106 A JP 60175106A JP 17510685 A JP17510685 A JP 17510685A JP S6235708 A JPS6235708 A JP S6235708A
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- JP
- Japan
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- transistor
- collector
- voltage
- resistance value
- hysteresis
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシュミット回路に関し、特に半導体集積回路に
よって構成されるシュミット回路に関するものである。
よって構成されるシュミット回路に関するものである。
従来、この種のシュミット回路としては多くの文献（例
えば、電子通信・・ンドプック、第１版第５刷、１９８
５年、６９０．〜６９１ページ、オ−ム社発行）に記載
されたものが用いられている。
えば、電子通信・・ンドプック、第１版第５刷、１９８
５年、６９０．〜６９１ページ、オ−ム社発行）に記載
されたものが用いられている。
しかし、これら従来のシュミット回路では、構成トラン
ジスタ等の構成素子の特性のばらつきが多く、ヒステリ
シス特性の決定が容易でない欠点がある。
ジスタ等の構成素子の特性のばらつきが多く、ヒステリ
シス特性の決定が容易でない欠点がある。
本発明のシュミット回路は、エミッタが共通接続された
第１．第２のトランジスタと、該第１゜第２のトランジ
スタの前記エミッタに接続された定電流源と、コレクタ
、ペースおよびエミッタがそれぞれ前記第１のトランジ
スタのコレクタ、前記第２のトランジスタのコレクタお
よび電源に接続された第３のトランジスタと、コレクタ
、ペースおよびエミッタがそれぞれ前記第２のトランジ
スタのコレクタ、前記第１のトランジスタのコレクタお
よび前記電源に接続された第４のトランジスタと、前記
第３．第４のトランジスタのペースと前記電源との間に
それぞれ接続された第１．第２の抵抗とを備え、前記第
３．第４のトランジスタは前記第１．第２のトランジス
タとは別の導電形式を有し、前記第２のトランジスタの
ペースをバイアス手段に接続し、前記第１のトランジス
タのペースを１つの入力端子に接続し、前記第２のトラ
ンジスタのコレクタを出力端子に接続している。また前
記第１のトランジスタのペース、前記第２のトランジス
タのペースをそれぞれ第１．第２の入力端子に接続し差
動入力している。
第１．第２のトランジスタと、該第１゜第２のトランジ
スタの前記エミッタに接続された定電流源と、コレクタ
、ペースおよびエミッタがそれぞれ前記第１のトランジ
スタのコレクタ、前記第２のトランジスタのコレクタお
よび電源に接続された第３のトランジスタと、コレクタ
、ペースおよびエミッタがそれぞれ前記第２のトランジ
スタのコレクタ、前記第１のトランジスタのコレクタお
よび前記電源に接続された第４のトランジスタと、前記
第３．第４のトランジスタのペースと前記電源との間に
それぞれ接続された第１．第２の抵抗とを備え、前記第
３．第４のトランジスタは前記第１．第２のトランジス
タとは別の導電形式を有し、前記第２のトランジスタの
ペースをバイアス手段に接続し、前記第１のトランジス
タのペースを１つの入力端子に接続し、前記第２のトラ
ンジスタのコレクタを出力端子に接続している。また前
記第１のトランジスタのペース、前記第２のトランジス
タのペースをそれぞれ第１．第２の入力端子に接続し差
動入力している。
次に、本発明について図面を参照して説明する。
第１図は本発明のシュミット回路の第１の実施例を示す
回路図、第２図は第１図にお・ける定電流源の一例を示
す回路図、第３図は第１図における入出力特性を示す特
性図′、第４図は本発明の第２の実施例を示す回路図で
ある。
回路図、第２図は第１図にお・ける定電流源の一例を示
す回路図、第３図は第１図における入出力特性を示す特
性図′、第４図は本発明の第２の実施例を示す回路図で
ある。
第１図において、第１の実施例はＮＰＮバイポーラトラ
ンジスタ（以下ＱＮ） １ 、２と、ＰＮＰバイポーラ
トランジスタ（以下Ｑｐ） ３ 、４と、定電流源（以
下工◎）５と、基準電圧源（以下Ｅ１）６と、抵抗（以
下Ｒ）７．８と、電源端子１０と、入力端子１１と、出
力端子２０とからなる。
ンジスタ（以下ＱＮ） １ 、２と、ＰＮＰバイポーラ
トランジスタ（以下Ｑｐ） ３ 、４と、定電流源（以
下工◎）５と、基準電圧源（以下Ｅ１）６と、抵抗（以
下Ｒ）７．８と、電源端子１０と、入力端子１１と、出
力端子２０とからなる。
ＱＮＩのエミッタとＱＮ ２のエミッタは共にＩ。
５を介して地気に接続されｓ ＱＮ １のペースは入力
端子１１に接続されｓ ＱＮ ２のペースはＥ、 ６に
接続されｓ ＱＮ １ ＊ ２およびＩＯ２によりて差
動増幅器を構成している。Ｑｐ３ｓ４のコレクタはそれ
ぞれＱ Ｎ １ ｅ ２のコレクタに接続され、Ｑｐ３
．４のペースはそれぞれＱｐ４＋３のコレクタに接続さ
れ、抵抗値が等しいＲ，７，８はそれぞれＱｐ：３＋４
のペースとエミッタとの間に接続され、Ｑｐ：３＋４の
エミッタ唸共に電源端子１０に接続されて電源電圧（以
下Ｖｃｃ ）が供給される。また、ＱＮ２のコレクタは
出力端子２０に接続され、出力電圧ｖｏが出力される。
端子１１に接続されｓ ＱＮ ２のペースはＥ、 ６に
接続されｓ ＱＮ １ ＊ ２およびＩＯ２によりて差
動増幅器を構成している。Ｑｐ３ｓ４のコレクタはそれ
ぞれＱ Ｎ １ ｅ ２のコレクタに接続され、Ｑｐ３
．４のペースはそれぞれＱｐ４＋３のコレクタに接続さ
れ、抵抗値が等しいＲ，７，８はそれぞれＱｐ：３＋４
のペースとエミッタとの間に接続され、Ｑｐ：３＋４の
エミッタ唸共に電源端子１０に接続されて電源電圧（以
下Ｖｃｃ ）が供給される。また、ＱＮ２のコレクタは
出力端子２０に接続され、出力電圧ｖｏが出力される。
さらにＩＯ２は、第２図に示すようにＱＮｓｔ、Ｒｓｚ
および定電圧源（以下Ｅ、）５３とからなり、ＱＮ５１
のエミッタは几５２を介して地気に接続されｓ ＱＮ
５１のペースはＥ２５３と接続されている。
および定電圧源（以下Ｅ、）５３とからなり、ＱＮ５１
のエミッタは几５２を介して地気に接続されｓ ＱＮ
５１のペースはＥ２５３と接続されている。
続いて本実施例の動作について説明する。
まず初期状態として、入力端子１１に印加される入力電
圧がＥ１６の電圧に比較して充分に低いときＱＮ １は
オフＩ ＱＮ ２はオンの状態にあり、このときＱＮ
２のコレクタにはＱｐ ３のベース電流と８７からの電
流が流入し、従ってＱｐ３はオン状態にあるので、出力
端子２０の出力電圧ｖ。
圧がＥ１６の電圧に比較して充分に低いときＱＮ １は
オフＩ ＱＮ ２はオンの状態にあり、このときＱＮ
２のコレクタにはＱｐ ３のベース電流と８７からの電
流が流入し、従ってＱｐ３はオン状態にあるので、出力
端子２０の出力電圧ｖ。
＝Ｖｃｃ −Ｖｙ、ｓでｌされるｏ−ｖぺｈ ”Ｌ”
にある。ここでｖＢＥ３はＱｐ ３のペース・エミッタ
間電圧である。
にある。ここでｖＢＥ３はＱｐ ３のペース・エミッタ
間電圧である。
次に入力電圧が増加してＥ、５の電圧と等しくなったと
きＱＮ １ ＋ ２のコレクタ電流は等しくなるが、Ｑ
Ｎ ２のコレクタにはＱｐ ３のペース電流が流入し続
けるのでＱｐ ３はオン状態を維持し、一方Ｑｐ４は％
Ｑｐ ３のコレクタ・エミッタ間電圧がＱｐ４のペー
ス・エミッタ間順方向電圧より充分に小さいのでオンせ
ずにオフ状態を維持する。
きＱＮ １ ＋ ２のコレクタ電流は等しくなるが、Ｑ
Ｎ ２のコレクタにはＱｐ ３のペース電流が流入し続
けるのでＱｐ ３はオン状態を維持し、一方Ｑｐ４は％
Ｑｐ ３のコレクタ・エミッタ間電圧がＱｐ４のペー
ス・エミッタ間順方向電圧より充分に小さいのでオンせ
ずにオフ状態を維持する。
さらに入力電圧が増加してＱＮ ２のコレクタ電流が減
少して行くと、几７の電圧降下がＱｐ ３のペース・エ
ミッタ間順方向電圧より小さくなってＱｐ ３はオフ状
態て移行する。この瞬間％ＱＰ４のベース電流がＱＮ
１のコレクタに流入し始め、Ｑｐ４ｔ；ｔ、オン状態と
なり、そのコレクタ・エミッ夕闇電圧はＱｐ３のペース
・エミッタ間の順方向電圧より充分小さくなってＱｐ
３は完全にオフ状態に移行し、出力電圧ｖｏ”ＶＣＣＶ
ＣＥ−ｊで表される・・イレベルゝゝＦ１“に移行する
。ここでＶＣＥ ４ｉｔ１．Ｑｐ４のコレクタ・エミッ
タ間電圧である。
少して行くと、几７の電圧降下がＱｐ ３のペース・エ
ミッタ間順方向電圧より小さくなってＱｐ ３はオフ状
態て移行する。この瞬間％ＱＰ４のベース電流がＱＮ
１のコレクタに流入し始め、Ｑｐ４ｔ；ｔ、オン状態と
なり、そのコレクタ・エミッ夕闇電圧はＱｐ３のペース
・エミッタ間の順方向電圧より充分小さくなってＱｐ
３は完全にオフ状態に移行し、出力電圧ｖｏ”ＶＣＣＶ
ＣＥ−ｊで表される・・イレベルゝゝＦ１“に移行する
。ここでＶＣＥ ４ｉｔ１．Ｑｐ４のコレクタ・エミッ
タ間電圧である。
この段階におけるＱＮ １ ＋ ２のオン、オフの状態
は前記初期状態における状態と逆である。この状態から
逆に入力電圧を減じて行く場合の各トランジスタの動作
は上記説明から類推できるので説明を省く。
は前記初期状態における状態と逆である。この状態から
逆に入力電圧を減じて行く場合の各トランジスタの動作
は上記説明から類推できるので説明を省く。
本実施例の入出力特性は、第３図に示すように、Ｅ、６
の電圧ｅｌＫ対して対称なヒステリシス特性となる。本
実施例ではヒステリシス幅はＲ７゜８の抵抗値およびＩ
Ｏ２の定電流値で決定され、ヒステリシス幅を大きくす
るには該抵抗値を大きくするか、又は該定電流値を増大
すればよい。
の電圧ｅｌＫ対して対称なヒステリシス特性となる。本
実施例ではヒステリシス幅はＲ７゜８の抵抗値およびＩ
Ｏ２の定電流値で決定され、ヒステリシス幅を大きくす
るには該抵抗値を大きくするか、又は該定電流値を増大
すればよい。
なお、ばらつきによって几７，８の抵抗値だけが増加す
ればヒステリシス＠は増大するが、本実施例のシュミッ
ト回路を集積回路で構成したときは几５２（第２図に図
示）の抵抗値も同様に増加するのでＩ、５の定電流値は
減少する。従って、ヒステリシス幅は抵抗値のばらつき
には無関係に一定幅に保たれる。
ればヒステリシス＠は増大するが、本実施例のシュミッ
ト回路を集積回路で構成したときは几５２（第２図に図
示）の抵抗値も同様に増加するのでＩ、５の定電流値は
減少する。従って、ヒステリシス幅は抵抗値のばらつき
には無関係に一定幅に保たれる。
本実施例は差動増幅形式を採っているので、各素子の相
対精度の高い半導体集積回路に最適であり、ヒステリシ
ス特性の前記電圧ｅｌに対する対称性は極めて良い。ま
た、Ｒ７，８の抵抗値比を変えることにより、そのヒス
テリシス特性を非対称に設定することは容易である。
対精度の高い半導体集積回路に最適であり、ヒステリシ
ス特性の前記電圧ｅｌに対する対称性は極めて良い。ま
た、Ｒ７，８の抵抗値比を変えることにより、そのヒス
テリシス特性を非対称に設定することは容易である。
次に、第４図において第１の実施例と同じ構成要件には
第１図と同じ符号を付しである。第２の実施例はＱＮ２
０ベースが入力端子１２と接続されている点が第１の実
施例と異なる。入力端子１１゜１２は差動入力端子とな
っており、本実施例の動作は前述の第１の実施例の動作
と１司様である。従って、第２の実施例も差動入力形式
、差動出力形式を採ることが多い半導体集積回路に最適
なシュミット回路である。
第１図と同じ符号を付しである。第２の実施例はＱＮ２
０ベースが入力端子１２と接続されている点が第１の実
施例と異なる。入力端子１１゜１２は差動入力端子とな
っており、本実施例の動作は前述の第１の実施例の動作
と１司様である。従って、第２の実施例も差動入力形式
、差動出力形式を採ることが多い半導体集積回路に最適
なシュミット回路である。
以上説明したように本発明のシュミット回路は、そのヒ
ステリシス特性の決定が容易であり、且つ抵抗値の絶対
精度に無関係にヒステリシス特性が一定となるので、特
に半導体集積回路に用いたとき安定した特性が得られる
効果がある。
ステリシス特性の決定が容易であり、且つ抵抗値の絶対
精度に無関係にヒステリシス特性が一定となるので、特
に半導体集積回路に用いたとき安定した特性が得られる
効果がある。
第１図は本発明のシュミット回路の第１の実施例を示す
回路図、第２図は第１図における定電流源の一例を示す
回路図、第３図は第１図における入出力特性を示す特性
図、第４図は本発明の第２の実施例を示す回路図である
。 １．２．５１・・・・・・ＮＰＮバイポーラトランジス
タ（ＱＮ）、３．４・・・・・・ＰＮＰバイポーラトラ
ンジスタ（Ｑｐ ）、５・・・・・・定電流源（工。）
、６・・・・・・基準電圧源（Ｅｌ）、７．８．５２・
・・−・・抵抗（Ｒ）、１ｏ・・・・・・電源端子、１
１．１２・・・・・・入力端子、２゜・・・・・・出力
端子、５３・・・・・・定電圧源（Ｒ２）。 １′Ｌ什 集 ｆ 図 ８２図 第 ３ 区 入力電圧
回路図、第２図は第１図における定電流源の一例を示す
回路図、第３図は第１図における入出力特性を示す特性
図、第４図は本発明の第２の実施例を示す回路図である
。 １．２．５１・・・・・・ＮＰＮバイポーラトランジス
タ（ＱＮ）、３．４・・・・・・ＰＮＰバイポーラトラ
ンジスタ（Ｑｐ ）、５・・・・・・定電流源（工。）
、６・・・・・・基準電圧源（Ｅｌ）、７．８．５２・
・・−・・抵抗（Ｒ）、１ｏ・・・・・・電源端子、１
１．１２・・・・・・入力端子、２゜・・・・・・出力
端子、５３・・・・・・定電圧源（Ｒ２）。 １′Ｌ什 集 ｆ 図 ８２図 第 ３ 区 入力電圧
Claims (2)
- （１）エミッタが共通接続された第１、第２のトランジ
スタと、該第１、第２のトランジスタの前記エミッタに
接続された定電流源と、コレクタ、ベースおよびエミッ
タがそれぞれ前記第１のトランジスタのコレクタ、前記
第２のトランジスタのコレクタおよび電源に接続された
第３のトランジスタと、コレクタ、ベースおよびエミッ
タがそれぞれ前記第２のトランジスタのコレクタ、前記
第１のトランジスタのコレクタおよび前記電源に接続さ
れた第４のトランジスタと、前記第３、第４のトランジ
スタのベースと前記電源との間にそれぞれ接続された第
１、第２の抵抗とを備え、前記第３、第４のトランジス
タは前記第１、第２のトランジスタとは別の導電形式を
有し、前記第２のトランジスタのベースをバイアス手段
に接続し、前記第１のトランジスタのベースを１つの入
力端子に接続し、前記第２のトランジスタのコレクタを
出力端子に接続してなることを特徴とするシュミット回
路。 - （２）特許請求の範囲第（１）項記載のシュミット回路
において、第２のトランジスタのベースを別の入力端子
に接続し、１つの入力端子と前記別の入力端子に差動入
力することを特徴とするシュミット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175106A JPS6235708A (ja) | 1985-08-08 | 1985-08-08 | シユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175106A JPS6235708A (ja) | 1985-08-08 | 1985-08-08 | シユミツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235708A true JPS6235708A (ja) | 1987-02-16 |
Family
ID=15990363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60175106A Pending JPS6235708A (ja) | 1985-08-08 | 1985-08-08 | シユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235708A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8140938B2 (en) | 2004-06-18 | 2012-03-20 | Elpida Memory, Inc. | Semiconductor memory device and error correction method thereof |
-
1985
- 1985-08-08 JP JP60175106A patent/JPS6235708A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8140938B2 (en) | 2004-06-18 | 2012-03-20 | Elpida Memory, Inc. | Semiconductor memory device and error correction method thereof |
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