JP2542623B2 - カレントミラ−回路 - Google Patents
カレントミラ−回路Info
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- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、電源電圧の広範囲なカレントミラー回路
に関する。
に関する。
（従来の技術） バイアス用の定電流源や定電流負荷、電流比の分配な
ど、アナログ回路において増幅回路とともに広く用いら
れる基本回路にカレントミラー回路がある。
ど、アナログ回路において増幅回路とともに広く用いら
れる基本回路にカレントミラー回路がある。
第３図（Ａ）及び同図（Ｂ）は、基本的なカレントミ
ラー回路の構成を示す回路図である。
ラー回路の構成を示す回路図である。
第３図（Ａ）に示すカレントミラー回路はPNP型のバ
イポーラトランジスタQ1,Q2を用いて、各々ベースが相
互接続され、各々のエミッタが電圧源Vccに接続され、
バイポーラトランジスタQ1のコレクタが各々のベースに
接続されているとともに、基準電流I refを与える定電
流源１を介してグランド（GND）に接続されて構成され
ている。
イポーラトランジスタQ1,Q2を用いて、各々ベースが相
互接続され、各々のエミッタが電圧源Vccに接続され、
バイポーラトランジスタQ1のコレクタが各々のベースに
接続されているとともに、基準電流I refを与える定電
流源１を介してグランド（GND）に接続されて構成され
ている。
上記構成において、バイポーラトランジスタQ1,Q2の
大きさを同一寸法とし、バイポーラトランジスタQ1,Q2
のベース電流がバイポーラトランジスタQ1のコレタ電流
に比べて無視できるほど小さい場合に、バイポーラトラ
ンジスタQ2のコレクタには、I s＝I refの電流が鏡影さ
れるように流れる。
大きさを同一寸法とし、バイポーラトランジスタQ1,Q2
のベース電流がバイポーラトランジスタQ1のコレタ電流
に比べて無視できるほど小さい場合に、バイポーラトラ
ンジスタQ2のコレクタには、I s＝I refの電流が鏡影さ
れるように流れる。
このようなカレントミラー回路にあっては、バイポー
ラトランジスタQ1,Q2のベース・エミック間電圧VF以上
の電源電圧で動作が可能となる。
ラトランジスタQ1,Q2のベース・エミック間電圧VF以上
の電源電圧で動作が可能となる。
しかしながら、バイポーラトランジスタQ1,Q2におけ
る電流増幅率（ｈfe）のバラツキ、特に電流増幅率が低
下すると、定電流源１を流れる基準電流I refとバイポ
ーラトランジスタQ2のコレクタ電流I sとの電流比が崩
れるという問題が生じることになる。
る電流増幅率（ｈfe）のバラツキ、特に電流増幅率が低
下すると、定電流源１を流れる基準電流I refとバイポ
ーラトランジスタQ2のコレクタ電流I sとの電流比が崩
れるという問題が生じることになる。
例えば、電流増幅率が低下すると、第４図に示すよう
に、VF以上の動作電源電圧において、バイポーラトラン
ジスタQ2のコレクタ電流I sは、電流増幅率が低下しな
い場合（実線で示す）に比べて、点線で示すように基準
電流I refよりも小さくなる。
に、VF以上の動作電源電圧において、バイポーラトラン
ジスタQ2のコレクタ電流I sは、電流増幅率が低下しな
い場合（実線で示す）に比べて、点線で示すように基準
電流I refよりも小さくなる。
第３図（Ｂ）は、NPN型のバイポラトランジスタQ3,Q4
を用いて、バイポーラトランジスタQ4のコレクタに、I
s＝I refの電流が鏡影されるようにカレントミラー回路
を構成したものである。
を用いて、バイポーラトランジスタQ4のコレクタに、I
s＝I refの電流が鏡影されるようにカレントミラー回路
を構成したものである。
したがって、第３図（Ｂ）に示すような回路構成にあ
っても、第３図（Ａ）に示した構成と同様の問題点が生
じることになる。
っても、第３図（Ａ）に示した構成と同様の問題点が生
じることになる。
そこで、このような問題点を解決するために、第５図
（Ａ）及び同図（Ｂ）に示すカレントミラー回路が提案
されている。
（Ａ）及び同図（Ｂ）に示すカレントミラー回路が提案
されている。
第５図（Ａ）は、第３図（Ａ）に示した構成におい
て、バイポーラトランジスタQ1,Q2の各々のベースとバ
イポーラトランジスタQ1のコレクタとを開放して、ベー
スがバイポーラトランジスタQ1のコレクタに接続された
PNP型の補正用バイポーラトランジスタQ5をバイポーラ
トランジスタQ1,Q2の各々のベースとグランドとの間に
接続したものであり、第５図（Ｂ）は、第３図（Ｂ）に
示した構成において、ベースがバイポーラトランジスタ
Q3のコレクタに接続されたNPN型の補正用バイポーラト
ランジスタQ6を電圧源VccとバイポーラトランジスタQ3,
Q4の各々のベースに接続したものである。
て、バイポーラトランジスタQ1,Q2の各々のベースとバ
イポーラトランジスタQ1のコレクタとを開放して、ベー
スがバイポーラトランジスタQ1のコレクタに接続された
PNP型の補正用バイポーラトランジスタQ5をバイポーラ
トランジスタQ1,Q2の各々のベースとグランドとの間に
接続したものであり、第５図（Ｂ）は、第３図（Ｂ）に
示した構成において、ベースがバイポーラトランジスタ
Q3のコレクタに接続されたNPN型の補正用バイポーラト
ランジスタQ6を電圧源VccとバイポーラトランジスタQ3,
Q4の各々のベースに接続したものである。
このような構成においては、バイポーラトランジスタ
Q1,Q2,Q3,Q4におけるベース電流の入出力を補正用バイ
ポーラトランジスタQ5,Q6で行ない、バイポーラトラン
ジスタQ1,Q2,Q3,Q4のベース電流の基準電流I refへの影
響を緩和して、電流増幅率のバラツキ、特に低下による
電流比の崩れを防止している。
Q1,Q2,Q3,Q4におけるベース電流の入出力を補正用バイ
ポーラトランジスタQ5,Q6で行ない、バイポーラトラン
ジスタQ1,Q2,Q3,Q4のベース電流の基準電流I refへの影
響を緩和して、電流増幅率のバラツキ、特に低下による
電流比の崩れを防止している。
しかしながら、このような回路構成にあっては、トラ
ンジスタの接続構成から明らかなように、電圧源Vccの
電圧は、第６図に示すように、2VFが必要となる。した
って、第５図（Ａ）及び同図（Ｂ）の構成にあっては、
最低動作電源電圧が第３図（Ａ）及び同図（Ｂ）に示し
た構成に比べて、VFから2VFに上昇して、2VF以下の電源
電圧の動作が不可能となる。
ンジスタの接続構成から明らかなように、電圧源Vccの
電圧は、第６図に示すように、2VFが必要となる。した
って、第５図（Ａ）及び同図（Ｂ）の構成にあっては、
最低動作電源電圧が第３図（Ａ）及び同図（Ｂ）に示し
た構成に比べて、VFから2VFに上昇して、2VF以下の電源
電圧の動作が不可能となる。
（発明が解決しようとする問題点） 以上説明したように、第３図（Ａ）及び同図（Ｂ）示
したカレントミラー回路にあっては、動作電源電圧はVF
であるが、電流増幅率のバラツキにより電流比が崩れる
という問題が生じる。
したカレントミラー回路にあっては、動作電源電圧はVF
であるが、電流増幅率のバラツキにより電流比が崩れる
という問題が生じる。
一方、第５図（Ａ）及び同図（Ｂ）に示したカレント
ミラー回路にあっては、電流増幅率のバラツキによる電
流比の崩れは防止されるが、低電源電圧領域での動作が
不可能になるという問題があった。
ミラー回路にあっては、電流増幅率のバラツキによる電
流比の崩れは防止されるが、低電源電圧領域での動作が
不可能になるという問題があった。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、簡単な構成により、低電
圧領域を含めた、広範囲な電源電圧での動作が可能で、
電流比の崩れを防止することができるカレントミラー回
路を提供することにある。
り、その目的とするところは、簡単な構成により、低電
圧領域を含めた、広範囲な電源電圧での動作が可能で、
電流比の崩れを防止することができるカレントミラー回
路を提供することにある。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、エミッタ端
子が第１の電源に接続され、コレクタ端子が第２の電源
に接続された第１のトランジスタと、ベース端子が前記
第１のトランジスタのベース端子に接続され、エミッタ
端子が第１の電源に接続され、コレクタ端子が電流源を
介して第２の電源に接続された第２のトランジスタと、
ベース端子が前記第２のトランジスタのコレクタ端子に
接続され、エミッタ端子が前記第１及び第２のトランジ
スタのベース端子に接続され、コレクタ端子が第２の電
源に接続され、第１又は第２の電源電圧が2VF（VF:第１
及び第２のトランジスタのベース・エミッタ間電圧）以
上かつ前記第１又は第２のトランジスタの電流増幅率が
低下した場合に、前記第１及び第２のトランジスタにベ
ース電流の一部を供給するベース電流路を形成して前記
第１のトランジスタのコレクタ電流を補正する補正用ト
ランジスタと、前記補正用トランジスタのベース端子と
エミッタ端子との間に接続され、第１又は第２の電源電
圧がVF〜2VFである場合は、前記第１及び第２のトラン
ジスタにベース電流を供給するベース電流路を形成し、
第１又は第２の電源電圧が2VF以上でかつ前記第１又は
第２のトランジスタの電流増幅率が低下した場合に、前
記第１及び第２のトランジスタのベース電流による電圧
降下によって前記補正用トランジスタを導通状態にさせ
て、前記第１及び第２のトランジスタにベース電流の一
部を供給するベース電流路を前記補正用トランジスタに
形成させる抵抗とから構成される。
子が第１の電源に接続され、コレクタ端子が第２の電源
に接続された第１のトランジスタと、ベース端子が前記
第１のトランジスタのベース端子に接続され、エミッタ
端子が第１の電源に接続され、コレクタ端子が電流源を
介して第２の電源に接続された第２のトランジスタと、
ベース端子が前記第２のトランジスタのコレクタ端子に
接続され、エミッタ端子が前記第１及び第２のトランジ
スタのベース端子に接続され、コレクタ端子が第２の電
源に接続され、第１又は第２の電源電圧が2VF（VF:第１
及び第２のトランジスタのベース・エミッタ間電圧）以
上かつ前記第１又は第２のトランジスタの電流増幅率が
低下した場合に、前記第１及び第２のトランジスタにベ
ース電流の一部を供給するベース電流路を形成して前記
第１のトランジスタのコレクタ電流を補正する補正用ト
ランジスタと、前記補正用トランジスタのベース端子と
エミッタ端子との間に接続され、第１又は第２の電源電
圧がVF〜2VFである場合は、前記第１及び第２のトラン
ジスタにベース電流を供給するベース電流路を形成し、
第１又は第２の電源電圧が2VF以上でかつ前記第１又は
第２のトランジスタの電流増幅率が低下した場合に、前
記第１及び第２のトランジスタのベース電流による電圧
降下によって前記補正用トランジスタを導通状態にさせ
て、前記第１及び第２のトランジスタにベース電流の一
部を供給するベース電流路を前記補正用トランジスタに
形成させる抵抗とから構成される。
（作用） 上記構成において、電源電圧がトランジスタのベース
・エミッタ間電圧VFと2VFの間にある場合は、抵抗を介
してベース電流を流すことにより動作させ、電源電圧が
2VF以上の場合には、補正用トランジスタを介してベー
ス電流の一部を流して電流増幅率のバラツキを補正する
ようにしている。
・エミッタ間電圧VFと2VFの間にある場合は、抵抗を介
してベース電流を流すことにより動作させ、電源電圧が
2VF以上の場合には、補正用トランジスタを介してベー
ス電流の一部を流して電流増幅率のバラツキを補正する
ようにしている。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図（Ａ）及び同図（Ｂ）はこの発明の一実施例に
係るカレントミラー回路の構成を示す回路図である。
係るカレントミラー回路の構成を示す回路図である。
第１図（Ａ）はPNP型のバイポーラトランジスタを用
いて回路を構成したものであり、第１図（Ｂ）はNPN型
のバイポーラトランジスタを用いて回路を構成したもの
である。
いて回路を構成したものであり、第１図（Ｂ）はNPN型
のバイポーラトランジスタを用いて回路を構成したもの
である。
第１図（Ａ）において、カレントミラー回路はPNP型
のバイポーラトランジスタQ10,Q11及び電流増幅率のバ
ラツキを補正するPNP型の補正用バイポーラトランジス
タQ12と定電流源３及び抵抗５で構成されている。
のバイポーラトランジスタQ10,Q11及び電流増幅率のバ
ラツキを補正するPNP型の補正用バイポーラトランジス
タQ12と定電流源３及び抵抗５で構成されている。
バイポーラトランジスタQ10,Q11は各々のベースが相
互接続され、各々のエミッタが電圧源Vccに接続されて
おり、バイポーラトランジスタQ10のコレクタが基準電
流I refを与える定電流源３を介してグランド（GND）に
接続され、バイポーラトランジスタQ11のコレクタがグ
ランドに接続されている。
互接続され、各々のエミッタが電圧源Vccに接続されて
おり、バイポーラトランジスタQ10のコレクタが基準電
流I refを与える定電流源３を介してグランド（GND）に
接続され、バイポーラトランジスタQ11のコレクタがグ
ランドに接続されている。
補正用バイポーラトランジスタQ12は、そのベースが
バイポーラトランジスタQ10のコレクタに接続され、エ
ミッタが相互接続されたバイポーラトランジスタQ10,Q
11のベースに接続されており、コレクタがグランドに接
続されている。
バイポーラトランジスタQ10のコレクタに接続され、エ
ミッタが相互接続されたバイポーラトランジスタQ10,Q
11のベースに接続されており、コレクタがグランドに接
続されている。
抵抗５は、その一端がバイポーラトランジスタQ10の
コレクタに接続され、他端が相互接続されたバイポーラ
トランジスタQ10,Q11のベースに接続されている。
コレクタに接続され、他端が相互接続されたバイポーラ
トランジスタQ10,Q11のベースに接続されている。
このような回路構成において、電圧源Vccの電圧がVF
〜2VF間（ここで、VFはバイポーラトランジスタQ10,
Q11,Q12のベース・エミッタ間電圧とする）にある場合
は、補正用バイポーラトランジスタQ12は非導通状態と
なるが、バイポーラトランジスタQ10,Q11のベース電流
は抵抗５を介して定電流源３に流れる。したがって、バ
イポーラトランジスタQ10,Q11は導通状態となり、バイ
ポーラトランジスタQ11のコレクタには定電流源３を流
れる電流I refが鏡影された電流I sが流れ、カレントミ
ラー回路が形成される。
〜2VF間（ここで、VFはバイポーラトランジスタQ10,
Q11,Q12のベース・エミッタ間電圧とする）にある場合
は、補正用バイポーラトランジスタQ12は非導通状態と
なるが、バイポーラトランジスタQ10,Q11のベース電流
は抵抗５を介して定電流源３に流れる。したがって、バ
イポーラトランジスタQ10,Q11は導通状態となり、バイ
ポーラトランジスタQ11のコレクタには定電流源３を流
れる電流I refが鏡影された電流I sが流れ、カレントミ
ラー回路が形成される。
一方、電圧源Vccの電圧が2VF以上の場合には、バイポ
ーラトランジスタQ10,Q11,Q12はすべて導通状態とな
る。このような場合に、電流増幅率（ｈfe）がバラツキ
例えば低下して、バイポーラトランジスタQ10,Q11のベ
ース電流が増加すると、抵抗５に流れる電流が大きくな
るため、抵抗５の電圧降下が補正用バイポーラトランジ
スタQ12のVF以上となると、補正用バイポーラトランジ
スタによってバイポーラトランジスタQ11のコレクタ電
流I sが補正される。これにより、電流増幅率のバラツ
キが補正されて、バイポーラトランジスタQ11のコレク
タ電流I sの減少は抑制されることになる。
ーラトランジスタQ10,Q11,Q12はすべて導通状態とな
る。このような場合に、電流増幅率（ｈfe）がバラツキ
例えば低下して、バイポーラトランジスタQ10,Q11のベ
ース電流が増加すると、抵抗５に流れる電流が大きくな
るため、抵抗５の電圧降下が補正用バイポーラトランジ
スタQ12のVF以上となると、補正用バイポーラトランジ
スタによってバイポーラトランジスタQ11のコレクタ電
流I sが補正される。これにより、電流増幅率のバラツ
キが補正されて、バイポーラトランジスタQ11のコレク
タ電流I sの減少は抑制されることになる。
また、電流増幅率が上昇して、バイポーラトランジス
タQ10,Q11のベース電流が減少した場合には、電圧源Vcc
の電圧がVF〜2VF間にある場合と同様に動作する。
タQ10,Q11のベース電流が減少した場合には、電圧源Vcc
の電圧がVF〜2VF間にある場合と同様に動作する。
したがって、第１図（Ａ）に示すような構成のカレン
トミラー回路にあっては、第２図に示すように、電圧源
Vcc電圧がVF以上で動作が可能となり、2VF以上の電源電
圧における電流増幅率のバラツキを補正して、バイポー
ラトランジスタQ11のコレクタには、I s＝I fefの電流
が鏡影されたように流れ、電流比の崩れを防止すること
ができるようになる。
トミラー回路にあっては、第２図に示すように、電圧源
Vcc電圧がVF以上で動作が可能となり、2VF以上の電源電
圧における電流増幅率のバラツキを補正して、バイポー
ラトランジスタQ11のコレクタには、I s＝I fefの電流
が鏡影されたように流れ、電流比の崩れを防止すること
ができるようになる。
次に、第１図（Ｂ）に示すカレントミラー回路につい
て説明する。
て説明する。
第１図（Ｂ）において、カレントミラー回路はNPN型
のバイポーラトランジスタQ13,Q14及び電流増幅率のバ
ラツキを補正するNPN型の補正用バイポーラトランジス
タQ15と定電流源３及び抵抗７で構成されている。
のバイポーラトランジスタQ13,Q14及び電流増幅率のバ
ラツキを補正するNPN型の補正用バイポーラトランジス
タQ15と定電流源３及び抵抗７で構成されている。
バイポーラトランジスタQ13,Q14は各々のベースが相
互接続され、各々のエミッタがグランドに接続されてお
り、バイポーラトランジスタQ13のコレクタが基準電流I
refを与える定電流源３を介して電圧源Vccに接続さ
れ、バイポーラトランジスタQ14のコレクタが電圧源Vcc
に接続されている。
互接続され、各々のエミッタがグランドに接続されてお
り、バイポーラトランジスタQ13のコレクタが基準電流I
refを与える定電流源３を介して電圧源Vccに接続さ
れ、バイポーラトランジスタQ14のコレクタが電圧源Vcc
に接続されている。
補正用バイポーラトランジスタQ15は、そのベースが
バイポーラトランジスタQ13のコレクタに接続され、エ
ミッタが相互接続されたバイポーラトランジスタQ13,Q
14のベースに接続されており、コレクタが電圧源Vccの
ベースにされている。
バイポーラトランジスタQ13のコレクタに接続され、エ
ミッタが相互接続されたバイポーラトランジスタQ13,Q
14のベースに接続されており、コレクタが電圧源Vccの
ベースにされている。
抵抗７は、その一端がバイポーラトランジスタQ13の
コレクタに接続され、他端が相互接続されたバイポーラ
トランジスタQ13,Q14のベースに接続されている。
コレクタに接続され、他端が相互接続されたバイポーラ
トランジスタQ13,Q14のベースに接続されている。
このような回路構成において、電圧源Vccの電圧がVF
〜2VF間（ここで、VFはバイポーラトランジスタQ13,
Q14,Q15のベース・エミッタ間電圧とする）にある場合
は、補正用バイポーラトランジスタQ15は非導通状態と
なるが、バイポーラトランジスタQ13,Q14のベース電流
は定電流源３から抵抗７を介して与えられる。したがっ
て、バイポーラトランジスタQ13,Q14は導通状態とな
り、バイポーラトランジスタQ14のコレクタには定電流
源３を流れる電流I refが鏡影された電流I sが流れ、カ
レントミラー回路が形成される。
〜2VF間（ここで、VFはバイポーラトランジスタQ13,
Q14,Q15のベース・エミッタ間電圧とする）にある場合
は、補正用バイポーラトランジスタQ15は非導通状態と
なるが、バイポーラトランジスタQ13,Q14のベース電流
は定電流源３から抵抗７を介して与えられる。したがっ
て、バイポーラトランジスタQ13,Q14は導通状態とな
り、バイポーラトランジスタQ14のコレクタには定電流
源３を流れる電流I refが鏡影された電流I sが流れ、カ
レントミラー回路が形成される。
一方、電圧源Vccの電圧が2VF以上の場合には、バイポ
ーラトランジスタQ13,Q14,Q15はすべて導通状態とな
る。このような場合に、電流増幅率（ｈfe）がバラツキ
例えば低下して、バイポーラトランジスタQ13,Q14のベ
ース電流が増加すると、バイポーラトランジスタQ13,Q
14のベース電流の一部は電源Vccから補正用バイポーラ
トランジスタQ15を介して流れることになる。これによ
り、電流増幅率のバラツキが補正されて、バイポーラト
ランジスタQ14のコレクタ電流I sの減少は抑制されるこ
とになる。
ーラトランジスタQ13,Q14,Q15はすべて導通状態とな
る。このような場合に、電流増幅率（ｈfe）がバラツキ
例えば低下して、バイポーラトランジスタQ13,Q14のベ
ース電流が増加すると、バイポーラトランジスタQ13,Q
14のベース電流の一部は電源Vccから補正用バイポーラ
トランジスタQ15を介して流れることになる。これによ
り、電流増幅率のバラツキが補正されて、バイポーラト
ランジスタQ14のコレクタ電流I sの減少は抑制されるこ
とになる。
したがって、第１図（Ｂ）に示すような構成のカレン
トミラー回路にあっても、第２図に示すように、電圧源
Vccの電圧がVF以上で動作が可能となり、2VF以上の電源
電圧における電流増幅率のバラツキを補正して、バイポ
ーラトランジスタQ14のコレクタには、I s＝I refの電
流が鏡影されるように流れ、電流比の崩れを防止するこ
とができるようになる。
トミラー回路にあっても、第２図に示すように、電圧源
Vccの電圧がVF以上で動作が可能となり、2VF以上の電源
電圧における電流増幅率のバラツキを補正して、バイポ
ーラトランジスタQ14のコレクタには、I s＝I refの電
流が鏡影されるように流れ、電流比の崩れを防止するこ
とができるようになる。
第３図は第１図（Ａ）に示したように補正用バスポー
ラトランジスタのベースとエミッタ間に抵抗を挿入した
カレントミラー回路をオペアンプに適用した場合の構成
を示す図である。
ラトランジスタのベースとエミッタ間に抵抗を挿入した
カレントミラー回路をオペアンプに適用した場合の構成
を示す図である。
第３図において、カレントミラー回路は、PNP型のバ
イポーラトランジスタQ21及びエミッタがこのバイポー
ラトランジスタQ21のエミッタの寸法と比例関係を持つP
NP型のバイポーラトランジスタQ22と、PNP型の補正用バ
イポーラトランジスタQ23及びこの補正用バイポーラト
ランジスタQ23のベース・エミッタ間に挿入された抵抗
５とを有しており、ベースが非反転入力端子に接続され
たPNP型のバイポーラトランジスタQ24と差動対をなすPN
P型のバイポーラトランジスタQ25のコレクタ電流の一部
をベース電流とするNPN型のバイポーラトランジスタQ26
のコレクタ電流に比例した電流がバイポーラトランジス
タQ22のコレクタに流れるようになっている。
イポーラトランジスタQ21及びエミッタがこのバイポー
ラトランジスタQ21のエミッタの寸法と比例関係を持つP
NP型のバイポーラトランジスタQ22と、PNP型の補正用バ
イポーラトランジスタQ23及びこの補正用バイポーラト
ランジスタQ23のベース・エミッタ間に挿入された抵抗
５とを有しており、ベースが非反転入力端子に接続され
たPNP型のバイポーラトランジスタQ24と差動対をなすPN
P型のバイポーラトランジスタQ25のコレクタ電流の一部
をベース電流とするNPN型のバイポーラトランジスタQ26
のコレクタ電流に比例した電流がバイポーラトランジス
タQ22のコレクタに流れるようになっている。
このような構成においては、補正用バイポーラトラン
ジスタQ23と抵抗５とにより、低電源電圧（0.9V程度）
であっても動作が可能となり、電流増幅率のバラツキを
補正して、バイポーラトランジスタQ22のコレクタに流
れる電流を安定化することができる。
ジスタQ23と抵抗５とにより、低電源電圧（0.9V程度）
であっても動作が可能となり、電流増幅率のバラツキを
補正して、バイポーラトランジスタQ22のコレクタに流
れる電流を安定化することができる。
なお、上記構成において、バイポーラトランジスタの
極性を逆極性としてもよく、また、第３図の点線内の構
成は、これに限定されるものではなく、他の構成であっ
てもよい。
極性を逆極性としてもよく、また、第３図の点線内の構
成は、これに限定されるものではなく、他の構成であっ
てもよい。
［発明の効果］ 以上説明したように、この発明によれば、補正用トラ
ンジスタのベース・エミッタ間に抵抗を挿入して、電源
電圧が低い場合には、この抵抗を介して互いにベースが
接続されたトランジスタにベース電流を流し、電源電圧
が高く電流増幅率が低い場合には、補正用トランジスタ
を介してベース電流を流して電流増幅率のバラツキを補
正するようにしたので、簡単な構成により、広範囲な電
源電圧での動作が可能となり、電流比の崩れを防止した
カレントミラー回路を提供することができる。
ンジスタのベース・エミッタ間に抵抗を挿入して、電源
電圧が低い場合には、この抵抗を介して互いにベースが
接続されたトランジスタにベース電流を流し、電源電圧
が高く電流増幅率が低い場合には、補正用トランジスタ
を介してベース電流を流して電流増幅率のバラツキを補
正するようにしたので、簡単な構成により、広範囲な電
源電圧での動作が可能となり、電流比の崩れを防止した
カレントミラー回路を提供することができる。
第１図（Ａ）及び同図（Ｂ）はこの発明の一実施例に係
るカレントミラー回路の構成を示す回路図、第２図は第
１図（Ａ）及び同図（Ｂ）に示すカレントミラー回路の
出力電流を示す図、第３図はこの発明のカレントミラー
回路をオペアンプに適用した構成を示す図、第４図
（Ａ）及び同図（Ｂ）はカレントミラー回路の一従来構
成を示す回路図、第５図は第４図（Ａ）及び同図（Ｂ）
に示すカレントミラー回路の出力電流を示す図、第６図
（Ａ）及び同図（Ｂ）はカレントミラー回路の他の従来
構成を示す回路図、第７図は第６図（Ａ）及び同図
（Ｂ）に示すカレントミラー回路の出力電流を示す図で
ある。 （図の主要な部分を表わす符号の説明） Q10,Q11,Q12……PNP型のバイポーラトランジスタ Q13,Q14,Q15……NPN型のバイポーラトランジスタ ３……定電流源、5,7……抵抗
るカレントミラー回路の構成を示す回路図、第２図は第
１図（Ａ）及び同図（Ｂ）に示すカレントミラー回路の
出力電流を示す図、第３図はこの発明のカレントミラー
回路をオペアンプに適用した構成を示す図、第４図
（Ａ）及び同図（Ｂ）はカレントミラー回路の一従来構
成を示す回路図、第５図は第４図（Ａ）及び同図（Ｂ）
に示すカレントミラー回路の出力電流を示す図、第６図
（Ａ）及び同図（Ｂ）はカレントミラー回路の他の従来
構成を示す回路図、第７図は第６図（Ａ）及び同図
（Ｂ）に示すカレントミラー回路の出力電流を示す図で
ある。 （図の主要な部分を表わす符号の説明） Q10,Q11,Q12……PNP型のバイポーラトランジスタ Q13,Q14,Q15……NPN型のバイポーラトランジスタ ３……定電流源、5,7……抵抗
Claims (1)
- 【請求項１】エミッタ端子が第１の電源に接続され、コ
レクタ端子が第２の電源に接続された第１のトランジス
タと、 ベース端子が前記第１のトランジスタのベース端子に接
続され、エミッタ端子が第１の電源に接続され、コレク
タ端子が電流源を介して第２の電源に接続された第２の
トランジスタと、 ベース端子が前記第２のトランジスタのコレクタ端子に
接続され、エミッタ端子が前記第１及び第２のトランジ
スタのベース端子に接続され、コレクタ端子が第２の電
源に接続され、第１又は第２の電源電圧が2VF（VF:第１
及び第２のトランジスタのベース・エミッタ間電圧）以
上でかつ前記第１又は第２のトランジスタの電流増幅率
が低下した場合に、前記第１及び第２のトランジスタに
ベース電流の一部を供給するベース電流路を形成して前
記第１のトランジスタのコレクタ電流を補正する補正用
トランジスタと、 前記補正用トランジスタのベース端子とエミッタ端子と
の間に接続され、第１又は第２の電源電圧がVF〜2VFで
ある場合は、前記第１及び第２のトランジスタにベース
電流を供給するベース電流路を形成し、第１又は第２の
電源電圧が2VF以上でかつ前記第１又は第２のトランジ
スタの電流増幅率が低下した場合に、前記第１及び第２
のトランジスタのベース電流による電圧降下によって前
記補正用トランジスタを導通状態にさせて、前記第１及
び第２のトランジスタにベース電流の一部を供給するベ
ース電流路を前記補正用トランジスタに形成させる抵抗
と を有することを特徴とするカレントミラー回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62177274A JP2542623B2 (ja) | 1987-07-17 | 1987-07-17 | カレントミラ−回路 |
| DE88306363T DE3884080T2 (de) | 1987-07-17 | 1988-07-12 | Stromspiegelschaltung. |
| EP88306363A EP0299723B1 (en) | 1987-07-17 | 1988-07-12 | Current mirror circuit |
| US07/218,799 US4897614A (en) | 1987-07-17 | 1988-07-14 | Current mirror circuit |
| KR1019880008901A KR960014114B1 (ko) | 1987-07-17 | 1988-07-16 | 전류미러회로를 갖춘 증폭회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62177274A JP2542623B2 (ja) | 1987-07-17 | 1987-07-17 | カレントミラ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6421616A JPS6421616A (en) | 1989-01-25 |
| JP2542623B2 true JP2542623B2 (ja) | 1996-10-09 |
Family
ID=16028185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62177274A Expired - Fee Related JP2542623B2 (ja) | 1987-07-17 | 1987-07-17 | カレントミラ−回路 |
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| JP (1) | JP2542623B2 (ja) |
| KR (1) | KR960014114B1 (ja) |
| DE (1) | DE3884080T2 (ja) |
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| US6069520A (en) * | 1997-07-09 | 2000-05-30 | Denso Corporation | Constant current circuit using a current mirror circuit and its application |
| JP3400354B2 (ja) * | 1997-07-14 | 2003-04-28 | 東芝マイクロエレクトロニクス株式会社 | 電流源回路 |
| US6753734B2 (en) | 2001-06-06 | 2004-06-22 | Anadigics, Inc. | Multi-mode amplifier bias circuit |
| US6842075B2 (en) * | 2001-06-06 | 2005-01-11 | Anadigics, Inc. | Gain block with stable internal bias from low-voltage power supply |
| US6515546B2 (en) | 2001-06-06 | 2003-02-04 | Anadigics, Inc. | Bias circuit for use with low-voltage power supply |
| US11302248B2 (en) | 2019-01-29 | 2022-04-12 | Osram Opto Semiconductors Gmbh | U-led, u-led device, display and method for the same |
| WO2020229576A2 (de) | 2019-05-14 | 2020-11-19 | Osram Opto Semiconductors Gmbh | Beleuchtungseinheit, verfahren zur herstellung einer beleuchtungseinheit, konverterelement für ein opto-elektronisches bauelement, strahlungsquelle mit einer led und einem konverterelement, auskoppelstruktur, und optoelektronische vorrichtung |
| US11271143B2 (en) | 2019-01-29 | 2022-03-08 | Osram Opto Semiconductors Gmbh | μ-LED, μ-LED device, display and method for the same |
| CN121583214A (zh) * | 2019-01-29 | 2026-02-27 | 奥斯兰姆奥普托半导体股份有限两合公司 | 视频墙、驱动器电路、控制系统及其方法 |
| KR20210120106A (ko) | 2019-02-11 | 2021-10-06 | 오스람 옵토 세미컨덕터스 게엠베하 | 광전자 부품, 광전자 조립체 및 방법 |
| JP7604394B2 (ja) | 2019-04-23 | 2024-12-23 | エイエムエス－オスラム インターナショナル ゲーエムベーハー | Ｌｅｄモジュール、ｌｅｄディスプレイモジュール、および当該モジュールを製造する方法 |
| US11538852B2 (en) | 2019-04-23 | 2022-12-27 | Osram Opto Semiconductors Gmbh | μ-LED, μ-LED device, display and method for the same |
| KR102947058B1 (ko) | 2019-05-13 | 2026-04-01 | 에이엠에스-오스람 인터내셔널 게엠베하 | 다중 칩 캐리어 구조체 |
| WO2020233873A1 (de) | 2019-05-23 | 2020-11-26 | Osram Opto Semiconductors Gmbh | Beleuchtungsanordnung, lichtführungsanordnung und verfahren |
| CN114730824A (zh) | 2019-09-20 | 2022-07-08 | 奥斯兰姆奥普托半导体股份有限两合公司 | 光电组件、半导体结构和方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3995229A (en) * | 1975-05-27 | 1976-11-30 | The United States Of America As Represented By The Secretary Of The Air Force | High slew rate operational amplifier circuit |
| JPS5652421A (en) * | 1979-10-05 | 1981-05-11 | Mitsubishi Electric Corp | Voltage stabilizing circuit |
| US4329639A (en) * | 1980-02-25 | 1982-05-11 | Motorola, Inc. | Low voltage current mirror |
| JPS57206107A (en) * | 1981-06-15 | 1982-12-17 | Toshiba Corp | Current mirror circuit |
| JPS5945706A (ja) * | 1982-09-09 | 1984-03-14 | Nippon Shiguneteitsukusu Kk | 差動増幅回路 |
| JPS59107612A (ja) * | 1982-12-10 | 1984-06-21 | Hitachi Ltd | レシオメトリック定電流装置 |
| JPS6033717A (ja) * | 1983-08-04 | 1985-02-21 | Toshiba Corp | カレントミラ−回路 |
| JPS61112415U (ja) * | 1984-12-21 | 1986-07-16 | ||
| JPS6221309A (ja) * | 1985-07-22 | 1987-01-29 | Hitachi Micro Comput Eng Ltd | 定電流回路 |
-
1987
- 1987-07-17 JP JP62177274A patent/JP2542623B2/ja not_active Expired - Fee Related
-
1988
- 1988-07-12 EP EP88306363A patent/EP0299723B1/en not_active Expired - Lifetime
- 1988-07-12 DE DE88306363T patent/DE3884080T2/de not_active Expired - Lifetime
- 1988-07-14 US US07/218,799 patent/US4897614A/en not_active Expired - Lifetime
- 1988-07-16 KR KR1019880008901A patent/KR960014114B1/ko not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| JPS6421616A (en) | 1989-01-25 |
| EP0299723A2 (en) | 1989-01-18 |
| KR890003114A (ko) | 1989-04-13 |
| DE3884080D1 (de) | 1993-10-21 |
| DE3884080T2 (de) | 1994-03-10 |
| US4897614A (en) | 1990-01-30 |
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| EP0299723A3 (en) | 1989-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |