JP2579932B2 - ヒステリシスコンパレ−タ - Google Patents
ヒステリシスコンパレ−タInfo
- Publication number
- JP2579932B2 JP2579932B2 JP62076183A JP7618387A JP2579932B2 JP 2579932 B2 JP2579932 B2 JP 2579932B2 JP 62076183 A JP62076183 A JP 62076183A JP 7618387 A JP7618387 A JP 7618387A JP 2579932 B2 JP2579932 B2 JP 2579932B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- hysteresis
- current source
- constant current
- potential terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路内に形成されたヒステリシ
ス特性を有する電圧比較回路（ヒステリシスコンパレー
タ）に係り、特に負性インピーダンスを利用したヒステ
リシスコンパレータに関する。
ス特性を有する電圧比較回路（ヒステリシスコンパレー
タ）に係り、特に負性インピーダンスを利用したヒステ
リシスコンパレータに関する。
（従来の技術） この種の従来のヒステリシスコンパレータを第３図に
示しており、31および32は差動対をなす入力用のPNPト
ランジスタ、33は上記差動対トランジスタ31,32のエミ
ッタ共通接続点とVCC電源端との間に接続された定電流
源、34および35は上記差動対トランジスタ31,32の各コ
レクタと接地端との間に接続され、それぞれダイオード
接続されたNPNトランジスタ、36は上記トランジスタ34
にカレントミラー接続され、コレクタがトランジスタ32
のコレクタ（第１の出力ノード37）に接続されたNPNト
ランジスタ、38は前記トランジスタ35にカレントミラー
接続され、コレクタがトランジスタ31のコレクタ（第２
の出力ノード39）に接続されたNPNトランジスタであ
り、前記差動対トランジスタ31,32の各ベースが対応し
て第１の入力ノード40、第２入力ノード41となってい
る。
示しており、31および32は差動対をなす入力用のPNPト
ランジスタ、33は上記差動対トランジスタ31,32のエミ
ッタ共通接続点とVCC電源端との間に接続された定電流
源、34および35は上記差動対トランジスタ31,32の各コ
レクタと接地端との間に接続され、それぞれダイオード
接続されたNPNトランジスタ、36は上記トランジスタ34
にカレントミラー接続され、コレクタがトランジスタ32
のコレクタ（第１の出力ノード37）に接続されたNPNト
ランジスタ、38は前記トランジスタ35にカレントミラー
接続され、コレクタがトランジスタ31のコレクタ（第２
の出力ノード39）に接続されたNPNトランジスタであ
り、前記差動対トランジスタ31,32の各ベースが対応し
て第１の入力ノード40、第２入力ノード41となってい
る。
上記ヒステリシスコンパレータにおいては、入力差動
回路の負荷としてダイオード接続されたトランジスタ3
4,35が用いられ、このトランジスタ34,35に負性インピ
ーダンス用のトランジスタ36,38がカレントミラー接続
されている。従って、入力差動回路の同相入力範囲がト
ランジスタ34,35のコレクタ・エミッタ間飽和電圧V
CESAT（＝ベース・エミッタ間電圧VBE）で制限され、入
力電圧が接地電圧付近では事実上、動作不能となる。換
言すれば、上記ヒステリシスコンパレータは動作電源電
圧範囲が狭い。
回路の負荷としてダイオード接続されたトランジスタ3
4,35が用いられ、このトランジスタ34,35に負性インピ
ーダンス用のトランジスタ36,38がカレントミラー接続
されている。従って、入力差動回路の同相入力範囲がト
ランジスタ34,35のコレクタ・エミッタ間飽和電圧V
CESAT（＝ベース・エミッタ間電圧VBE）で制限され、入
力電圧が接地電圧付近では事実上、動作不能となる。換
言すれば、上記ヒステリシスコンパレータは動作電源電
圧範囲が狭い。
（発明が解決しようとする問題点） 本発明は、上記したように動作入力電圧が接地電圧付
近のときに動作不能となるという問題点を解決すべくな
されたもので、動作入力電圧がたとえば接地電圧付近で
も確実に動作可能であって、動作電源電圧範囲の一方の
限界を広げることができ、しかもヒステリシス幅の設計
の自由度が大きくなるヒステリシスコンパレータを提供
することを目的とする。
近のときに動作不能となるという問題点を解決すべくな
されたもので、動作入力電圧がたとえば接地電圧付近で
も確実に動作可能であって、動作電源電圧範囲の一方の
限界を広げることができ、しかもヒステリシス幅の設計
の自由度が大きくなるヒステリシスコンパレータを提供
することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明のヒステリシスコンパレータは、入力用の差動
対トランジスタQ1,Q2と、この差動対トランジスタQ1,Q2
のエミッタ共通接続点と第１の電位端との間に接続され
た第１の定電流源と、前記差動対トランジスタQ1,Q2の
各コレクタと第２の電位端との間にそれぞれ接続された
抵抗R1,R2と、前記第１の電位端に一端が接続された第
２の定電流源と、この第２の定電流源の他端と前記差動
対トランジスタQ1,Q2の各コレクタとの間にそれぞれの
エミッタ・コレクタ間が接続されると共に互いのベース
・コレクタ相互が接続され、前記差動対トランジスタQ
1,Q2と同極性を有する負性インピーダンス用のトランジ
スタQ3,Q4とを具備し、前記抵抗R1とR2の値はほぼ等し
く、かつ前記トランジスタQ3,Q4のベース・エミッタ間
抵抗にほぼ等しく、前記第２の定電流源の電流を変える
ことによってヒステリシス特性のヒステリシス幅を変え
ることを特徴とする。
対トランジスタQ1,Q2と、この差動対トランジスタQ1,Q2
のエミッタ共通接続点と第１の電位端との間に接続され
た第１の定電流源と、前記差動対トランジスタQ1,Q2の
各コレクタと第２の電位端との間にそれぞれ接続された
抵抗R1,R2と、前記第１の電位端に一端が接続された第
２の定電流源と、この第２の定電流源の他端と前記差動
対トランジスタQ1,Q2の各コレクタとの間にそれぞれの
エミッタ・コレクタ間が接続されると共に互いのベース
・コレクタ相互が接続され、前記差動対トランジスタQ
1,Q2と同極性を有する負性インピーダンス用のトランジ
スタQ3,Q4とを具備し、前記抵抗R1とR2の値はほぼ等し
く、かつ前記トランジスタQ3,Q4のベース・エミッタ間
抵抗にほぼ等しく、前記第２の定電流源の電流を変える
ことによってヒステリシス特性のヒステリシス幅を変え
ることを特徴とする。
（作用） 抵抗R1,R2の値をトランジスタQ3,Q4のベース・エミッ
タ間抵抗との関連で適切な小さな値に設定しておくこと
によって、抵抗R1あるいは抵抗R2の電圧降下を数十mv程
度とトランジスタのベース・エミッタ間電圧VBEよりも
はるかに小さな値に設定でき、同相入力での動作入力電
圧が第２の電位端の電圧付近でも確実に動作することが
可能となる。また、第２の定電流源の電流の大きさを変
えることによって、トランジスタQ3,Q4のベース・エミ
ッタ間抵抗、ひいてはその利得を変え、これによってヒ
ステリシス特性のヒステリシス幅を変えることが可能で
あり、ヒステリシス幅の設計の自由度が大きい。
タ間抵抗との関連で適切な小さな値に設定しておくこと
によって、抵抗R1あるいは抵抗R2の電圧降下を数十mv程
度とトランジスタのベース・エミッタ間電圧VBEよりも
はるかに小さな値に設定でき、同相入力での動作入力電
圧が第２の電位端の電圧付近でも確実に動作することが
可能となる。また、第２の定電流源の電流の大きさを変
えることによって、トランジスタQ3,Q4のベース・エミ
ッタ間抵抗、ひいてはその利得を変え、これによってヒ
ステリシス特性のヒステリシス幅を変えることが可能で
あり、ヒステリシス幅の設計の自由度が大きい。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は集積回路内に形成されたヒステリシスコンパ
レータを示しており、Q1,Q2は入力用の差動対をなすPNP
トランジスタであり、それぞれのベースは対応して入力
ノード1,2となっている。上記差動対トランジスタQ1,Q2
のエミッタ共通接続点と第１の電位端（たとえば動作電
源電位であるVCC電位端）との間には第１の定電流源I1
が接続されている。上記差動対トランジスタQ1,Q2の各
コレクタと第２の電位端（たとえば接地端）との間に対
応して抵抗R1,R2が接続されている。I2は第２の定電流
源であり、その一端は前記VCC電位端に接続され、その
他端と前記差動対トランジスタQ1,Q2のコレクタとの間
にはそれぞれPNPトランジスタQ3,Q4のエミッタ・コレク
タ間が接続されている。このトランジスタQ3,Q4は互い
のベース・コレクタ相互が接続されている。そして、前
記差動対トランジスタQ1,Q2のコレクタは対応して出力
ノード3,4となっている。
レータを示しており、Q1,Q2は入力用の差動対をなすPNP
トランジスタであり、それぞれのベースは対応して入力
ノード1,2となっている。上記差動対トランジスタQ1,Q2
のエミッタ共通接続点と第１の電位端（たとえば動作電
源電位であるVCC電位端）との間には第１の定電流源I1
が接続されている。上記差動対トランジスタQ1,Q2の各
コレクタと第２の電位端（たとえば接地端）との間に対
応して抵抗R1,R2が接続されている。I2は第２の定電流
源であり、その一端は前記VCC電位端に接続され、その
他端と前記差動対トランジスタQ1,Q2のコレクタとの間
にはそれぞれPNPトランジスタQ3,Q4のエミッタ・コレク
タ間が接続されている。このトランジスタQ3,Q4は互い
のベース・コレクタ相互が接続されている。そして、前
記差動対トランジスタQ1,Q2のコレクタは対応して出力
ノード3,4となっている。
上記ヒステリシスコンパレータにおいては、入力ノー
ド２に基準電圧Vrefを印加して入力ノード１の印加電圧
を変えた場合、すなわち入力ノード1,2間の入力電圧Vin
を変えた場合、出力ノード3,4間の出力電圧Voutは、第
２図に示すように基準電圧Vrefを中心にヒステリシス特
性を示すようになる。この場合、トランジスタQ3,Q4は
負性インピーダンス用であり、それぞれの利得は１以上
となるように設計されている。たとえば、第２図の定電
流源I2の電流をトランジスタQ3,Q4のベース・エミッタ
間抵抗が約500Ωとなるように約100μＡの値に設定し、
抵抗R1,R2を互いにほぼ等しく約500Ωに設定しておけ
ば、トランジスタQ3,Q4の利得は約１になる。
ド２に基準電圧Vrefを印加して入力ノード１の印加電圧
を変えた場合、すなわち入力ノード1,2間の入力電圧Vin
を変えた場合、出力ノード3,4間の出力電圧Voutは、第
２図に示すように基準電圧Vrefを中心にヒステリシス特
性を示すようになる。この場合、トランジスタQ3,Q4は
負性インピーダンス用であり、それぞれの利得は１以上
となるように設計されている。たとえば、第２図の定電
流源I2の電流をトランジスタQ3,Q4のベース・エミッタ
間抵抗が約500Ωとなるように約100μＡの値に設定し、
抵抗R1,R2を互いにほぼ等しく約500Ωに設定しておけ
ば、トランジスタQ3,Q4の利得は約１になる。
上記回路における同相入力の動作入力電圧範囲Vinの
加減は、第１の定電流源I1の電流をI1、第２の定電流源
I2の電流をI2、入力用トランジスタQ1のエミッタ・コレ
クタ間飽和電圧をVCESATQ1、そのベース・エミッタ間電
圧VBEQ1で表わすと、 R1（I1＋I2）＋VCESATQ1−VBEQ1 となる。ここで、抵抗R1の電圧降下R1（I1＋I2）が数十
mv程度とトランジスタのベース・エミッタ間電圧（0.7
V）よりもはるかに小さくなるように設計しておけば、
接地電位付近（原理的には負電圧領域も含む）でも確実
に動作可能である。
加減は、第１の定電流源I1の電流をI1、第２の定電流源
I2の電流をI2、入力用トランジスタQ1のエミッタ・コレ
クタ間飽和電圧をVCESATQ1、そのベース・エミッタ間電
圧VBEQ1で表わすと、 R1（I1＋I2）＋VCESATQ1−VBEQ1 となる。ここで、抵抗R1の電圧降下R1（I1＋I2）が数十
mv程度とトランジスタのベース・エミッタ間電圧（0.7
V）よりもはるかに小さくなるように設計しておけば、
接地電位付近（原理的には負電圧領域も含む）でも確実
に動作可能である。
また、上記電流I2の大きさを変えることによって、前
記トランジスタQ3,Q4のベース・エミッタ間抵抗、ひい
てはその利得を変え、これによってヒステリシス幅を変
えることが可能であり、ヒステリシス幅の設計の自由度
が大きい。
記トランジスタQ3,Q4のベース・エミッタ間抵抗、ひい
てはその利得を変え、これによってヒステリシス幅を変
えることが可能であり、ヒステリシス幅の設計の自由度
が大きい。
なお、上記実施例におけるトランジスタの極性を逆に
し（PNP→NPN）、２つの電位端の電位の高低関係を逆に
することによって、動作入力電圧の上限を広げることが
可能になる。
し（PNP→NPN）、２つの電位端の電位の高低関係を逆に
することによって、動作入力電圧の上限を広げることが
可能になる。
［発明の効果］ 上述したように本発明のヒステリシスコンパレータに
よれば、動作入力電圧が例えば接地電圧付近でも確実に
動作可能であって、動作電源電圧範囲の一方の限界を広
げることができ、しかもヒステリシス幅の設計の自由度
が大きくなる。従って、本発明は例えばホールモータ制
御用集積回路において、ホール素子の出力信号をパルス
化する回路に好適である。
よれば、動作入力電圧が例えば接地電圧付近でも確実に
動作可能であって、動作電源電圧範囲の一方の限界を広
げることができ、しかもヒステリシス幅の設計の自由度
が大きくなる。従って、本発明は例えばホールモータ制
御用集積回路において、ホール素子の出力信号をパルス
化する回路に好適である。
第１図は本発明のヒステリシスコンパレータの一実施例
を示す回路図、第２図は第１図の回路のヒステリシス特
性を示す図、第３図は従来のヒステリシスコンパレータ
を示す回路図である。 Q1,Q2,Q3,Q4……トランジスタ、R1,R2……抵抗、I1,I2
……定電流源。
を示す回路図、第２図は第１図の回路のヒステリシス特
性を示す図、第３図は従来のヒステリシスコンパレータ
を示す回路図である。 Q1,Q2,Q3,Q4……トランジスタ、R1,R2……抵抗、I1,I2
……定電流源。
Claims (4)
- 【請求項１】入力用の差動対トランジスタQ1,Q2と； この差動対トランジスタQ1,Q2のエミッタ共通接続点と
第１の電位端との間に接続された第１の定電流源と； 前記差動対トランジスタQ1,Q2の各コレクタと第２の電
位端との間にそれぞれ接続された抵抗R1,R2と； 前記第１の電位端に一端が接続された第２の定電流源
と； この第２の定電流源の他端と前記差動対トランジスタQ
1,Q2の各コレクタとの間にそれぞれのエミッタ・コレク
タ間が接続されると共に互いのベース・コレクタ相互が
接続され、前記差動対トランジスタQ1,Q2と同極性を有
する負性インピーダンス用のトランジスタQ3,Q4と を具備し、 前記抵抗R1とR2の値はほぼ等しく、かつ前記トランジス
タQ3,Q4のベース・エミッタ間抵抗にほぼ等しく、前記
第２の定電流源の電流を変えることによってヒステリシ
ス特性のヒステリシス幅を変えることを特徴とするヒス
テリシスコンパレータ。 - 【請求項２】前記抵抗R1,R2の電圧降下は数十mvである
ことを特徴とする特許請求の範囲第１項記載のヒステリ
シスコンパレータ。 - 【請求項３】前記第１の電位端は動作電源電位であり、
前記第２の電位端は接地電位であり、前記各トランジス
タはPNPトランジスタであることを特徴とする特許請求
の範囲第１項記載のヒステリシスコンパレータ。 - 【請求項４】前記第１の電位端は接地電位であり、前記
第２の電位端は動作電源電位であり、前記各トランジス
タはNPNトランジスタであることを特徴とする特許請求
の範囲第１項記載のヒステリシスコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076183A JP2579932B2 (ja) | 1987-03-31 | 1987-03-31 | ヒステリシスコンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076183A JP2579932B2 (ja) | 1987-03-31 | 1987-03-31 | ヒステリシスコンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63243764A JPS63243764A (ja) | 1988-10-11 |
| JP2579932B2 true JP2579932B2 (ja) | 1997-02-12 |
Family
ID=13598001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076183A Expired - Fee Related JP2579932B2 (ja) | 1987-03-31 | 1987-03-31 | ヒステリシスコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2579932B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840919A (ja) * | 1981-09-03 | 1983-03-10 | Nec Corp | 電圧比較回路 |
| JPS5992358A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | ヒステリシス増幅器 |
-
1987
- 1987-03-31 JP JP62076183A patent/JP2579932B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63243764A (ja) | 1988-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0473806B2 (ja) | ||
| JPH0770935B2 (ja) | 差動電流増幅回路 | |
| US4928073A (en) | DC amplifier | |
| JPH0680486B2 (ja) | 定電圧回路 | |
| JP2579932B2 (ja) | ヒステリシスコンパレ−タ | |
| JPH0479166B2 (ja) | ||
| JPH03112214A (ja) | 電圧比較回路 | |
| JP2969665B2 (ja) | バイアス電圧設定回路 | |
| JP2647725B2 (ja) | 電圧比較器 | |
| JPS6323573B2 (ja) | ||
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JPH077905B2 (ja) | 電圧比較器 | |
| JPS6325769Y2 (ja) | ||
| KR930004705Y1 (ko) | 에미터 디제너레이션 회로 | |
| JPH06236219A (ja) | 定電流回路 | |
| JPH029729B2 (ja) | ||
| JP2653437B2 (ja) | 電圧／電流変換回路 | |
| JP2674274B2 (ja) | 基準電圧回路 | |
| JPS6235708A (ja) | シユミツト回路 | |
| JPH0451094B2 (ja) | ||
| JPS5833568B2 (ja) | 電流ミラ−回路 | |
| JPS63245105A (ja) | 片側出力差動増幅器 | |
| JPS635605A (ja) | バイアス回路 | |
| JPH0353804B2 (ja) | ||
| JPH0716151B2 (ja) | 波形整形回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |