JP2674274B2 - 基準電圧回路 - Google Patents
基準電圧回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は集積回路上に形成される基準電圧回路に関
するもので、 特に同一基板上に形成される論理回路からの雑音が入
り難いようにした基準電圧回路に関する。
するもので、 特に同一基板上に形成される論理回路からの雑音が入
り難いようにした基準電圧回路に関する。
なお以下各図において同一の符号は同一もしくは相当
部分を示す。
部分を示す。
従来、この種の基準電圧回路としては、第３図および
第４図に示す回路が知られている。（特公昭58−96317
公報参照） 第３図において１は電源、２は差動増幅器、３は出力
端子、４および５はNPNトランジスタ、６ないし８は抵
抗である。
第４図に示す回路が知られている。（特公昭58−96317
公報参照） 第３図において１は電源、２は差動増幅器、３は出力
端子、４および５はNPNトランジスタ、６ないし８は抵
抗である。
第３図の動作を簡単に説明すると、異なるエミッタ面
積を有するNPNトランジスタ４および５のエミッタ電流
によって抵抗７および８に発生した電圧を差動増幅器２
よって検出し、出力端子３に出力すると共に、抵抗7,8
間の電位差を０とするようにNPNトランジスタ４および
５のベースに負帰還してエミッタ電流を制御し、出力端
子３の電圧を一定にする。
積を有するNPNトランジスタ４および５のエミッタ電流
によって抵抗７および８に発生した電圧を差動増幅器２
よって検出し、出力端子３に出力すると共に、抵抗7,8
間の電位差を０とするようにNPNトランジスタ４および
５のベースに負帰還してエミッタ電流を制御し、出力端
子３の電圧を一定にする。
第４図はNPNトランジスタ４および５の構造を示すも
ので、図において100はＮ型基板、800はＰ型領域、900
はＮ型領域、1000はＰ型領域、500は絶縁膜、600は導電
膜である。第３図のNPNトランジスタ４および５のコレ
クタは第４図の基板100に、同じくベースはＰ型領域800
に、エミッタはＮ型領域900にそれぞれ対応している。
ので、図において100はＮ型基板、800はＰ型領域、900
はＮ型領域、1000はＰ型領域、500は絶縁膜、600は導電
膜である。第３図のNPNトランジスタ４および５のコレ
クタは第４図の基板100に、同じくベースはＰ型領域800
に、エミッタはＮ型領域900にそれぞれ対応している。
またＰ型領域1000はＰ型領域800の電位を導電膜600に
接続させるために設けられ、絶縁膜500はそれぞれの領
域と導電膜600を分離するために設けられる。
接続させるために設けられ、絶縁膜500はそれぞれの領
域と導電膜600を分離するために設けられる。
上述した従来の回路においては、PNPトランジスタ４
および５のコレクタが基板100を用いて構成されてい
る。この回路を論理回路と同一基板上に作製した場合、
論理回路で発生する雑音が基板を介しPNPトランジスタ
のコレクタに加わるため、出力端子３に雑音が重畳する
問題があった。
および５のコレクタが基板100を用いて構成されてい
る。この回路を論理回路と同一基板上に作製した場合、
論理回路で発生する雑音が基板を介しPNPトランジスタ
のコレクタに加わるため、出力端子３に雑音が重畳する
問題があった。
そこで本発明はこのような出力端子に雑音が重畳する
ことのない基準電圧回路を提供することを課題とする。
ことのない基準電圧回路を提供することを課題とする。
前記の課題を解決するために本発明の第１の回路は、
『自身のコレクタとベースが接続されてなる第１のPNP
トランジスタ（10など）のエミッタと、同じく自身のコ
レクタとベースが接続されてなる第２のPNPトランジス
タ（20など）のエミッタとを接続し、この２つのエミッ
タの接続点（出力端子３など、以下第１の接続点とい
う）にＮチャンネルFET（30など）のソースを接続し、
前記第１のPNPトランジスタのコレクタに直列に第１お
よび第２の抵抗（６および７など）の直列回路の一端を
この第１の抵抗（６など）が該トランジスタ側となるよ
うに接続し、前記第２のPNPトランジスタのコレクタに
直列に第３の抵抗（８など）の一端を接続し、この第３
の抵抗の他端と前記抵抗の直列回路の他端とを接続し、
この接続点（９など、以下第２の接続点という）と前記
ＮチャンネルFETのドレインとの間に該ドレイン側が正
極となるように直流電圧（電源１など）を印加し、前記
第1,第２の抵抗の相互間の接続点と、前記第２のPNPト
ランジスタのコレクタとの間の電位差を０とするように
差動増幅器（２など）を介して前記ＮチャンネルFETの
ゲートを駆動し、前記第1,第２の接続点間に基準電圧を
発生する基準電圧回路であって、前記２つのPNPトラン
ジスタを、それぞれＮ型基板（100など）の上に形成し
たＰ型領域（200など）と、このＰ型領域内に形成した
Ｎ型領域（700など）と、このＮ型領域内に形成したＰ
型領域（400など）とにより作製するように』するもの
とする。
『自身のコレクタとベースが接続されてなる第１のPNP
トランジスタ（10など）のエミッタと、同じく自身のコ
レクタとベースが接続されてなる第２のPNPトランジス
タ（20など）のエミッタとを接続し、この２つのエミッ
タの接続点（出力端子３など、以下第１の接続点とい
う）にＮチャンネルFET（30など）のソースを接続し、
前記第１のPNPトランジスタのコレクタに直列に第１お
よび第２の抵抗（６および７など）の直列回路の一端を
この第１の抵抗（６など）が該トランジスタ側となるよ
うに接続し、前記第２のPNPトランジスタのコレクタに
直列に第３の抵抗（８など）の一端を接続し、この第３
の抵抗の他端と前記抵抗の直列回路の他端とを接続し、
この接続点（９など、以下第２の接続点という）と前記
ＮチャンネルFETのドレインとの間に該ドレイン側が正
極となるように直流電圧（電源１など）を印加し、前記
第1,第２の抵抗の相互間の接続点と、前記第２のPNPト
ランジスタのコレクタとの間の電位差を０とするように
差動増幅器（２など）を介して前記ＮチャンネルFETの
ゲートを駆動し、前記第1,第２の接続点間に基準電圧を
発生する基準電圧回路であって、前記２つのPNPトラン
ジスタを、それぞれＮ型基板（100など）の上に形成し
たＰ型領域（200など）と、このＰ型領域内に形成した
Ｎ型領域（700など）と、このＮ型領域内に形成したＰ
型領域（400など）とにより作製するように』するもの
とする。
前記の課題を解決するために本発明の第２の回路は、
『第１のPNPトランジスタ（10など）のエミッタと、第
２のPNPトランジスタ（20など）のエミッタとを接続
し、この２つのエミッタの接続点（出力端子３など、以
下第１の接続点という）にＮチャンネルFET（30など）
のソースを接続し、前記第１のPNPトランジスタのベー
スに直列に第１および第２の抵抗（６および７など）の
直列回路の一端をこの第１の抵抗（６など）が該トラン
ジスタ側となるように接続し、前記第２のPNPトランジ
スタのベースに直列に第３の抵抗（８など）の一端を接
続し、この第３の抵抗の他端と前記抵抗の直列回路の他
端とを接続し、この接続点（９など、以下第２の接続点
という）と前記ＮチャンネルFETのドレインとの間に該
ドレイン側が正極となるように直流電圧（電源１など）
を印加し、前記第１および第２のPNPトランジスタのコ
レクタを第２の接続点に接続し、前記第1,第２の抵抗の
相互間の接続点と、前記第２のPNPトランジスタのベー
スとの間の電位差を０とするように差動増幅器（２な
ど）を介して前記ＮチャンネルFETのゲートを駆動し、
前記第1,第２の接続点間に基準電圧を発生する基準電圧
回路であって、前記２つのPNPトランジスタを、それぞ
れＮ型基板（100など）の上に形成したＰ型領域（200な
ど）と、このＰ型領域内に形成したＮ型領域（700な
ど）と、このＮ型領域内に形成したＰ型領域（400な
ど）とにより作製するように』にするものとする。
『第１のPNPトランジスタ（10など）のエミッタと、第
２のPNPトランジスタ（20など）のエミッタとを接続
し、この２つのエミッタの接続点（出力端子３など、以
下第１の接続点という）にＮチャンネルFET（30など）
のソースを接続し、前記第１のPNPトランジスタのベー
スに直列に第１および第２の抵抗（６および７など）の
直列回路の一端をこの第１の抵抗（６など）が該トラン
ジスタ側となるように接続し、前記第２のPNPトランジ
スタのベースに直列に第３の抵抗（８など）の一端を接
続し、この第３の抵抗の他端と前記抵抗の直列回路の他
端とを接続し、この接続点（９など、以下第２の接続点
という）と前記ＮチャンネルFETのドレインとの間に該
ドレイン側が正極となるように直流電圧（電源１など）
を印加し、前記第１および第２のPNPトランジスタのコ
レクタを第２の接続点に接続し、前記第1,第２の抵抗の
相互間の接続点と、前記第２のPNPトランジスタのベー
スとの間の電位差を０とするように差動増幅器（２な
ど）を介して前記ＮチャンネルFETのゲートを駆動し、
前記第1,第２の接続点間に基準電圧を発生する基準電圧
回路であって、前記２つのPNPトランジスタを、それぞ
れＮ型基板（100など）の上に形成したＰ型領域（200な
ど）と、このＰ型領域内に形成したＮ型領域（700な
ど）と、このＮ型領域内に形成したＰ型領域（400な
ど）とにより作製するように』にするものとする。
本発明は基板100とこの基板内に構成されたPNPトラン
ジスタ10,20およびＮチャンネルFET30とを電気的に分離
することにより基板100に加わった雑音が出力端子に重
畳しないようにする。
ジスタ10,20およびＮチャンネルFET30とを電気的に分離
することにより基板100に加わった雑音が出力端子に重
畳しないようにする。
第１図は本発明の第１の一実施例としての構成回路で
従来例の第３図に対応し、第２図はPNPトランジスタ10
および20の構造を示す図で第４図に対応するものであ
る。
従来例の第３図に対応し、第２図はPNPトランジスタ10
および20の構造を示す図で第４図に対応するものであ
る。
第１図において10および20はダイオード接続されたPN
Pトランジスタ、30はＮチャンネルFETである。また、第
２図で700はＮ型領域である。なおこの例ではPNPトラン
ジスタ10のエミッタ面積は同トランジスタ20のエミッタ
面積より大きく作られている。
Pトランジスタ、30はＮチャンネルFETである。また、第
２図で700はＮ型領域である。なおこの例ではPNPトラン
ジスタ10のエミッタ面積は同トランジスタ20のエミッタ
面積より大きく作られている。
第１図を用いて、本発明の動作を説明すると、電源電
圧は電源１により、ＮチャンネルFET30と抵抗７および
８の間に供給される。差動増幅器２の負帰還により、抵
抗７および８の間の電圧は同一電位に保たれる。このこ
とはダイオード接続されたPNPトランジスタ10および20
の電流比が抵抗７および８の抵抗の逆比に等しいことを
意味している。PNPトランジスタ10の電流は抵抗６に加
わる電圧、すなわちPNPトランジスタ10と20のベース・
エミッタ間電圧の差で決まり、この電流値は一定であ
る。出力端子３と電源１の低電位端子９間の電圧は、PN
Pトランジスタ20と抵抗８の端子間電圧の和となり一定
値となる。
圧は電源１により、ＮチャンネルFET30と抵抗７および
８の間に供給される。差動増幅器２の負帰還により、抵
抗７および８の間の電圧は同一電位に保たれる。このこ
とはダイオード接続されたPNPトランジスタ10および20
の電流比が抵抗７および８の抵抗の逆比に等しいことを
意味している。PNPトランジスタ10の電流は抵抗６に加
わる電圧、すなわちPNPトランジスタ10と20のベース・
エミッタ間電圧の差で決まり、この電流値は一定であ
る。出力端子３と電源１の低電位端子９間の電圧は、PN
Pトランジスタ20と抵抗８の端子間電圧の和となり一定
値となる。
次に第２図を用いてPNPトランジスタの構造を説明す
る。基板100に形成されたＰ型領域200内にＮ型領域700
を形成する。さらにＮ型領域700内にＰ型領域400および
Ｎ型領域300を形成する。導電膜600を用いてＮ型領域30
0とＰ型領域400を電気的に接続する。ここでPNPトラン
ジスタ10および20のエミッタはＮ型領域700内に形成さ
れたＰ型領域400に、ベースはＮ型領域700および300
に、コレクタはＰ型領域200およびＰ型領域200内に形成
されたＰ型領域400にそれぞれ対応している。従って基
板100とPNPトランジスタは電気的に分離される。また、
Ｎチャンネル30は一般的にＰ型領域200内に形成される
ため電気的に分離されている。
る。基板100に形成されたＰ型領域200内にＮ型領域700
を形成する。さらにＮ型領域700内にＰ型領域400および
Ｎ型領域300を形成する。導電膜600を用いてＮ型領域30
0とＰ型領域400を電気的に接続する。ここでPNPトラン
ジスタ10および20のエミッタはＮ型領域700内に形成さ
れたＰ型領域400に、ベースはＮ型領域700および300
に、コレクタはＰ型領域200およびＰ型領域200内に形成
されたＰ型領域400にそれぞれ対応している。従って基
板100とPNPトランジスタは電気的に分離される。また、
Ｎチャンネル30は一般的にＰ型領域200内に形成される
ため電気的に分離されている。
第５図は本発明の第２の一実施例としての構成回路で
従来例の第３図に対応する。
従来例の第３図に対応する。
第５図において10および20はPNPトランジスタ、30は
ＮチャンネルFETである。なおこの例ではPNPトランジス
タ10のエミッタ面積は同トランジスタ20のエミッタ面積
より大きく作られている。
ＮチャンネルFETである。なおこの例ではPNPトランジス
タ10のエミッタ面積は同トランジスタ20のエミッタ面積
より大きく作られている。
第５図を用いて、本発明の動作を説明すると、電源電
圧は電源１により、ＮチャンネルFET30と抵抗７および
８の間に供給される。差動増幅器２の負帰還により、抵
抗７および８の間の電圧は同一電位に保たれる。このこ
とはPNPトランジスタ10および20のベース電流比が抵抗
７および８の抵抗の逆比に等しいことを意味している。
PNPトランジスタ10のベース電流は抵抗６に加わる電
圧、すなわちPNPトランジスタ10と20のベース・エミッ
タ間電圧の差で決まり、この電流値は一定である。出力
端子３と電源１の低電位端子９間の電圧は、PNPトラン
ジスタ20と抵抗８の端子間電圧の和となり一定値とな
る。
圧は電源１により、ＮチャンネルFET30と抵抗７および
８の間に供給される。差動増幅器２の負帰還により、抵
抗７および８の間の電圧は同一電位に保たれる。このこ
とはPNPトランジスタ10および20のベース電流比が抵抗
７および８の抵抗の逆比に等しいことを意味している。
PNPトランジスタ10のベース電流は抵抗６に加わる電
圧、すなわちPNPトランジスタ10と20のベース・エミッ
タ間電圧の差で決まり、この電流値は一定である。出力
端子３と電源１の低電位端子９間の電圧は、PNPトラン
ジスタ20と抵抗８の端子間電圧の和となり一定値とな
る。
第１の本発明によれば、自身のコレクタとベースが接
続されてなるPNPトランジスタ10のエミッタと、同じく
自身のコレクタとベースが接続されてなるPNPトランジ
スタ20のエミッタとを接続し、この２つのエミッタの接
続点としての出力端子３にＮチャンネルFET30のソース
を接続し、前記PNPトランジスタ10のコレクタに直列に
抵抗６および７の直列回路の一端をこの抵抗６が該トラ
ンジスタ10側となるように接続し、前記PNPトランジス
タ20のコレクタに直列に抵抗８の一端を接続し、この抵
抗８の他端と前記抵抗6,7の直列回路の他端とを接続
し、この接続点９と前記ＮチャンネルFET30のドレイン
との間に該ドレイン側が正極となるように直流電源１を
印加し、前記抵抗6,7の相互間の接続点と、前記PNPトラ
ンジスタ20のコレクタとの間の電位差を０とするように
差動増幅器２を介して前記ＮチャンネルFET30のゲート
を駆動し、前記出力端子３と接続点９との間に基準電圧
を発生する基準電圧回路において、前記２つのPNPトラ
ンジスタ10,20を、それぞれＮ型基板100上に形成したＰ
型領域200と、このＰ型領域200内に形成したＮ型領域70
0と、このＮ型領域700内に形成したＰ型領域400とによ
り作製するようにしたので、基準電圧を決定するPNPト
ランジスタ10および20,NチャンネルFET30が基板100と電
気的に分離されているため、同一基板上に作製された論
理回路からの雑音の影響を防止できる。
続されてなるPNPトランジスタ10のエミッタと、同じく
自身のコレクタとベースが接続されてなるPNPトランジ
スタ20のエミッタとを接続し、この２つのエミッタの接
続点としての出力端子３にＮチャンネルFET30のソース
を接続し、前記PNPトランジスタ10のコレクタに直列に
抵抗６および７の直列回路の一端をこの抵抗６が該トラ
ンジスタ10側となるように接続し、前記PNPトランジス
タ20のコレクタに直列に抵抗８の一端を接続し、この抵
抗８の他端と前記抵抗6,7の直列回路の他端とを接続
し、この接続点９と前記ＮチャンネルFET30のドレイン
との間に該ドレイン側が正極となるように直流電源１を
印加し、前記抵抗6,7の相互間の接続点と、前記PNPトラ
ンジスタ20のコレクタとの間の電位差を０とするように
差動増幅器２を介して前記ＮチャンネルFET30のゲート
を駆動し、前記出力端子３と接続点９との間に基準電圧
を発生する基準電圧回路において、前記２つのPNPトラ
ンジスタ10,20を、それぞれＮ型基板100上に形成したＰ
型領域200と、このＰ型領域200内に形成したＮ型領域70
0と、このＮ型領域700内に形成したＰ型領域400とによ
り作製するようにしたので、基準電圧を決定するPNPト
ランジスタ10および20,NチャンネルFET30が基板100と電
気的に分離されているため、同一基板上に作製された論
理回路からの雑音の影響を防止できる。
第２の本発明によれば、PNPトランジスタ10のエミッ
タと、PNPトランジスタ20のエミッタとを接続し、この
２つのエミッタの接続点としての出力端子３にＮチャン
ネルFET30のソースを接続し、前記PNPトランジスタ10の
ベースに直列に抵抗６および７の直列回路の一端をこの
抵抗６が該トランジスタ10側となるように接続し、前記
PNPトランジスタ20のベースに直列に抵抗８の一端を接
続し、この抵抗８の他端と前記抵抗6,7の直列回路の他
端とを接続し、この接続点９と前記ＮチャンネルFET30
のドレインとの間に該ドレイン側が正極となるように直
流電源１を印加し、前記第１および第２のPNPトランジ
スタのコレクタを第２の接続点に接続し、前記抵抗6,7
の相互の接続点と、前記PNPトランジスタ20のコレクタ
との間の電位差を０とするように差動増幅器２を介して
前記ＮチャンネルFET30のゲートを駆動し、前記出力端
子３とを接続点９との間に基準電圧を発生する基準回路
において、前記２つのPNPトランジスタ10,20を、それぞ
れＮ型基板100上に形成したＰ型領域200と、このＰ型領
域200内に形成したＮ型領域700と、このＮ型領域700内
に形成したＰ型領域400とにより作製するようにしたの
で、基準電圧を決定するPNPトランジスタ10および20,N
チャンネルFET30が基板100と電気的に分離されているた
め、同一基板上に作製された論理回路からの雑音の影響
を防止できる。
タと、PNPトランジスタ20のエミッタとを接続し、この
２つのエミッタの接続点としての出力端子３にＮチャン
ネルFET30のソースを接続し、前記PNPトランジスタ10の
ベースに直列に抵抗６および７の直列回路の一端をこの
抵抗６が該トランジスタ10側となるように接続し、前記
PNPトランジスタ20のベースに直列に抵抗８の一端を接
続し、この抵抗８の他端と前記抵抗6,7の直列回路の他
端とを接続し、この接続点９と前記ＮチャンネルFET30
のドレインとの間に該ドレイン側が正極となるように直
流電源１を印加し、前記第１および第２のPNPトランジ
スタのコレクタを第２の接続点に接続し、前記抵抗6,7
の相互の接続点と、前記PNPトランジスタ20のコレクタ
との間の電位差を０とするように差動増幅器２を介して
前記ＮチャンネルFET30のゲートを駆動し、前記出力端
子３とを接続点９との間に基準電圧を発生する基準回路
において、前記２つのPNPトランジスタ10,20を、それぞ
れＮ型基板100上に形成したＰ型領域200と、このＰ型領
域200内に形成したＮ型領域700と、このＮ型領域700内
に形成したＰ型領域400とにより作製するようにしたの
で、基準電圧を決定するPNPトランジスタ10および20,N
チャンネルFET30が基板100と電気的に分離されているた
め、同一基板上に作製された論理回路からの雑音の影響
を防止できる。
第１図は本発明の第１の実施例として構成を示す回路
図、第２図は第１図および第５図におけるPNPトランジ
スタの構造図、第３図は第１図に対応する従来の回路
図、第図は第３図における従来例のPNPトランジスタの
構造図、第５図は本発明の第２の一実施例としての構成
を示す回路図である。 １……電源、２……差動増幅器、３……出力端子、6,7,
8……抵抗、10,20……PNPトランジスタ、30……Ｎチャ
ンネルFET、100……基板、200,800……Ｐ型領域、300,9
00……Ｎ型領域、400,1000……Ｐ型領域、500……絶縁
膜、600……導電膜、700……Ｎ型領域。
図、第２図は第１図および第５図におけるPNPトランジ
スタの構造図、第３図は第１図に対応する従来の回路
図、第図は第３図における従来例のPNPトランジスタの
構造図、第５図は本発明の第２の一実施例としての構成
を示す回路図である。 １……電源、２……差動増幅器、３……出力端子、6,7,
8……抵抗、10,20……PNPトランジスタ、30……Ｎチャ
ンネルFET、100……基板、200,800……Ｐ型領域、300,9
00……Ｎ型領域、400,1000……Ｐ型領域、500……絶縁
膜、600……導電膜、700……Ｎ型領域。
Claims (2)
- 【請求項１】自身のコレクタとベースが接続されてなる
第１のPNPトランジスタのエミッタと、同じく自身のコ
レクタとベースが接続されてなる第２のPNPトランジス
タのエミッタとの第１の接続点にＮチャンネルFETのソ
ースを接続し、 前記第１のPNPトランジスタのコレクタに直列に第１お
よび第２の抵抗の直列回路の一端をこの第１の抵抗が該
トランジスタ側となるように接続し、 前記第２のPNPトランジスタのコレクタに直列に第３の
抵抗の一端を接続し、 この第３の抵抗の他端と前記第１および第２の抵抗の直
列回路の他端とを接続してなる第２の接続点と前記Ｎチ
ャンネルFETのドレインとの間に該ドレイン側が正極と
なるように直流電圧を印加し、 前記第1,第２の抵抗の相互間の接続点と、前記第２のPN
Pトランジスタのコレクタとの間の電位差を０とするよ
うに差動増幅器を介して前記ＮチャンネルFETのゲート
を駆動し、 前記第1,第２の接続点間に基準電圧を発生する基準電圧
回路であって、 前記２つのPNPトランジスタを、それぞれＮ型基板上に
形成したＰ型領域と、このＰ型領域内に形成したＮ型領
域と、このＮ型領域内に形成したＰ型領域とにより作製
するようにしたことを特徴とする基準電圧回路。 - 【請求項２】第１のPNPトランジスタのエミッタと、第
２のPNPトランジスタのエミッタとの第１の接続点にＮ
チャンネルFETのソースを接続し、 前記第１のPNPトランジスタのベースに直列に第１およ
び第２の抵抗の直列回路の一端をこの第１の抵抗が該ト
ランジスタ側となるように接続し、 前記第２のPNPトランジスタのベースに直列に第３の抵
抗の一端を接続し、 この第３の抵抗の他端と前記第１および第２の抵抗の直
列回路の他端とを接続してなる第２の接続点と前記Ｎチ
ャンネルFETのドレインとの間に該ドレイン側が正極と
なるように直流電圧を印加し、 前記第１および第２のPNPトランジスタのコレクタを第
２の接続点に接続し、 前記第1,第２の抵抗の相互間の接続点と、前記第２のPN
Pトランジスタのベースとの間の電位差を０とするよう
に差動増幅器を介して前記ＮチャンネルFETのゲートを
駆動し、 前記第1,第２の接続点間に基準電圧を発生する基準電圧
回路であって、 前記２つのPNPトランジスタを、それぞれＮ型基板上に
形成したＰ型領域と、このＰ型領域内に形成したＮ型領
域と、このＮ型領域内に形成したＰ型領域とにより作製
するようにしたことを特徴とする基準電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10401290A JP2674274B2 (ja) | 1989-07-18 | 1990-04-19 | 基準電圧回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-185107 | 1989-07-18 | ||
| JP18510789 | 1989-07-18 | ||
| JP10401290A JP2674274B2 (ja) | 1989-07-18 | 1990-04-19 | 基準電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129414A JPH03129414A (ja) | 1991-06-03 |
| JP2674274B2 true JP2674274B2 (ja) | 1997-11-12 |
Family
ID=26444573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10401290A Expired - Lifetime JP2674274B2 (ja) | 1989-07-18 | 1990-04-19 | 基準電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674274B2 (ja) |
-
1990
- 1990-04-19 JP JP10401290A patent/JP2674274B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03129414A (ja) | 1991-06-03 |
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