JP2971666B2 - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JP2971666B2 JP2971666B2 JP4130878A JP13087892A JP2971666B2 JP 2971666 B2 JP2971666 B2 JP 2971666B2 JP 4130878 A JP4130878 A JP 4130878A JP 13087892 A JP13087892 A JP 13087892A JP 2971666 B2 JP2971666 B2 JP 2971666B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- resistor
- voltage
- constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体回路に係り、特に
電源電圧に依存しないで定電流を出力し得る半導体回路
に関する。
電源電圧に依存しないで定電流を出力し得る半導体回路
に関する。
【０００２】近年、電池駆動などにより低電圧駆動の集
積回路（ＩＣ）の開発が盛んに行なわれている。また、
上記ＩＣの一つとして、同一基板上にアナログ部とディ
ジタル部とが形成されたアナログ・ディジタル混載ＩＣ
が近年盛んに開発されている。
積回路（ＩＣ）の開発が盛んに行なわれている。また、
上記ＩＣの一つとして、同一基板上にアナログ部とディ
ジタル部とが形成されたアナログ・ディジタル混載ＩＣ
が近年盛んに開発されている。
【０００３】このアナログ・ディジタル混載ＩＣでは、
ディジタル部からアナログ部への干渉ノイズがＩＣの性
能を劣化させるため、支持基板上に絶縁膜（酸化膜）を
介して素子基板を形成したＳＯＩ（シリコン・オン・イ
ンシュレータ）構成とし、かつ、この素子基板上に上記
のアナログ部とディジタル部とを形成すると共に、互い
の領域を絶縁膜に達するウェルで電気的に分離するよう
にしている。
ディジタル部からアナログ部への干渉ノイズがＩＣの性
能を劣化させるため、支持基板上に絶縁膜（酸化膜）を
介して素子基板を形成したＳＯＩ（シリコン・オン・イ
ンシュレータ）構成とし、かつ、この素子基板上に上記
のアナログ部とディジタル部とを形成すると共に、互い
の領域を絶縁膜に達するウェルで電気的に分離するよう
にしている。
【０００４】このようなＳＯＩ構造のＩＣにおいて、前
記した低電圧駆動とするには、電源電圧が低下してもト
ランジスタを所望動作させるように、電源電圧に依存し
ないで定電流を出力する半導体回路を、アンプ等のバイ
アス回路として用いることが必要とされる。
記した低電圧駆動とするには、電源電圧が低下してもト
ランジスタを所望動作させるように、電源電圧に依存し
ないで定電流を出力する半導体回路を、アンプ等のバイ
アス回路として用いることが必要とされる。
【０００５】
【従来の技術】図６は従来の半導体回路の一例の回路図
を示す。同図中、ＮＰＮトランジスタＱ1 はベースが端
子１に接続される一方、抵抗Ｒb を介してエミッタに接
続され、更にエミッタが抵抗Ｒa を介して接地されてい
る。また、トランジスタＱ1 のコレクタは電源電圧ＶDD
ラインに接続されている。
を示す。同図中、ＮＰＮトランジスタＱ1 はベースが端
子１に接続される一方、抵抗Ｒb を介してエミッタに接
続され、更にエミッタが抵抗Ｒa を介して接地されてい
る。また、トランジスタＱ1 のコレクタは電源電圧ＶDD
ラインに接続されている。
【０００６】かかる構成の従来回路において、端子１に
定電圧を印加することにより、トランジスタＱ1 のベー
ス電流を一定とする。これにより、コレクタ・エミッタ
間電流ＩCEに関係なくベース・エミッタ間電圧ＶBEが一
定になるというトランジスタＱ1 の性質を利用し、電源
電圧ＶDDが変化しても抵抗Ｒb に定電流Ｉを流すことが
できる。この半導体回路はカレントミラー回路などを用
いてアンプ等のバイアス回路として用いられる。
定電圧を印加することにより、トランジスタＱ1 のベー
ス電流を一定とする。これにより、コレクタ・エミッタ
間電流ＩCEに関係なくベース・エミッタ間電圧ＶBEが一
定になるというトランジスタＱ1 の性質を利用し、電源
電圧ＶDDが変化しても抵抗Ｒb に定電流Ｉを流すことが
できる。この半導体回路はカレントミラー回路などを用
いてアンプ等のバイアス回路として用いられる。
【０００７】この従来の半導体回路におけるトランジス
タＱ1 はバイポーラトランジスタであるが、ＭＯＳトラ
ンジスタよりなるＩＣにおいても図７（Ａ），（Ｂ）の
ようにレイアウトすることにより、ＢＩ−ＣＭＯＳなど
の高価なプロセスを用いなくとも作成されることができ
る。
タＱ1 はバイポーラトランジスタであるが、ＭＯＳトラ
ンジスタよりなるＩＣにおいても図７（Ａ），（Ｂ）の
ようにレイアウトすることにより、ＢＩ−ＣＭＯＳなど
の高価なプロセスを用いなくとも作成されることができ
る。
【０００８】図７（Ａ）は平面図、同図（Ｂ）は同図
（Ａ）中破線で切断した縦断面図である。同図（Ａ），
（Ｂ）に示すように、ｎ型基板２上に平面がロ字形状の
ｐウェル３が形成され、更にマスク等を用いてｐ型の不
純物を高濃度で、ｐウェル３内の周縁部に沿ってイオン
注入してｐ+ 拡散領域４が形成されている。そして、ｐ
+ 拡散領域４の中央部にｎ型の不純物を高濃度でイオン
注入してｎ+ 拡散領域５が形成される。
（Ａ）中破線で切断した縦断面図である。同図（Ａ），
（Ｂ）に示すように、ｎ型基板２上に平面がロ字形状の
ｐウェル３が形成され、更にマスク等を用いてｐ型の不
純物を高濃度で、ｐウェル３内の周縁部に沿ってイオン
注入してｐ+ 拡散領域４が形成されている。そして、ｐ
+ 拡散領域４の中央部にｎ型の不純物を高濃度でイオン
注入してｎ+ 拡散領域５が形成される。
【０００９】上記のｎ型基板２はコレクタ電極に接続さ
れ、ｐ+ 拡散領域４はベース電極に接続され、更にｎ+
拡散領域５がエミッタ電極に接続されることにより、Ｎ
ＰＮトランジスタＱ1 を形成することができる。
れ、ｐ+ 拡散領域４はベース電極に接続され、更にｎ+
拡散領域５がエミッタ電極に接続されることにより、Ｎ
ＰＮトランジスタＱ1 を形成することができる。
【００１０】
【発明が解決しようとする課題】しかるに、前述したＳ
ＯＩ構造のＭＯＳ ＩＣ、すなわち図８に断面図を示す
ようなｎ型の支持基板６上に絶縁膜７を介してｎ型の素
子基板８を形成し、素子基板８上にＭＯＳトランジスタ
で各回路を形成するＩＣにおいては、上記のＮＰＮトラ
ンジスタＱ1 を形成しようとしても、ｐウェルが３’で
示す如く絶縁膜７に到達してしまうため、ｐ+ 拡散領域
４及びｎ+ 拡散領域５が夫々形成されたとしても、ＮＰ
ＮトランジスタＱ1 を形成することはできない。
ＯＩ構造のＭＯＳ ＩＣ、すなわち図８に断面図を示す
ようなｎ型の支持基板６上に絶縁膜７を介してｎ型の素
子基板８を形成し、素子基板８上にＭＯＳトランジスタ
で各回路を形成するＩＣにおいては、上記のＮＰＮトラ
ンジスタＱ1 を形成しようとしても、ｐウェルが３’で
示す如く絶縁膜７に到達してしまうため、ｐ+ 拡散領域
４及びｎ+ 拡散領域５が夫々形成されたとしても、ＮＰ
ＮトランジスタＱ1 を形成することはできない。
【００１１】ここで、素子基板８の厚さを大にすること
によりｐウェルが絶縁膜７に到達しないようにすること
も考えられるが、その場合は素子を分離するためのｐウ
ェルを絶縁膜まで到達するように深く打つ必要があり素
子基板８の深さ方向に比例して、深さ方向と直交する方
向にも拡がって形成されてしまうためにチップ面積も大
としなければならず、近年のチップ面積の小型化、高集
積化の要求を満たすことができない。また、チップの薄
型化の要求もあり、素子基板８の厚さをあまり大にする
ことができない。
によりｐウェルが絶縁膜７に到達しないようにすること
も考えられるが、その場合は素子を分離するためのｐウ
ェルを絶縁膜まで到達するように深く打つ必要があり素
子基板８の深さ方向に比例して、深さ方向と直交する方
向にも拡がって形成されてしまうためにチップ面積も大
としなければならず、近年のチップ面積の小型化、高集
積化の要求を満たすことができない。また、チップの薄
型化の要求もあり、素子基板８の厚さをあまり大にする
ことができない。
【００１２】従って、図８に示したように、ＳＯＩ構造
のＩＣにおいてバイポーラトランジスタ（ＮＰＮトラン
ジスタＱ1 ）を形成することが困難であるため、前記し
た図６の従来の半導体回路をＳＯＩ構造のＩＣで構成す
ることができない。
のＩＣにおいてバイポーラトランジスタ（ＮＰＮトラン
ジスタＱ1 ）を形成することが困難であるため、前記し
た図６の従来の半導体回路をＳＯＩ構造のＩＣで構成す
ることができない。
【００１３】本発明は上記の点に鑑みなされたもので、
ＰＮ接合構造を利用することにより、上記の課題を解決
した半導体回路を提供することを目的とする。
ＰＮ接合構造を利用することにより、上記の課題を解決
した半導体回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図中、定電圧発生源１１は電源端子に接続
され、一定の電圧降下を示す。抵抗１２は一端が電源端
子に接続されている。制御部１３は定電圧発生源１１か
らの電流が入力され、その入力電流と略同じ電流を抵抗
１２に流して、抵抗１２に定電圧発生源１１の出力電圧
と同じ電圧を発生させる。
図を示す。同図中、定電圧発生源１１は電源端子に接続
され、一定の電圧降下を示す。抵抗１２は一端が電源端
子に接続されている。制御部１３は定電圧発生源１１か
らの電流が入力され、その入力電流と略同じ電流を抵抗
１２に流して、抵抗１２に定電圧発生源１１の出力電圧
と同じ電圧を発生させる。
【００１５】
【作用】本発明では定電圧発生源１１により電源電圧の
変化に関係なく定電圧が発生され、またこの定電圧発生
源１１により発生された定電圧を制御部１３により抵抗
１２に生じさせることができるため、抵抗１２には電源
電圧の変化に関係なく定電圧を発生させることができ
る。
変化に関係なく定電圧が発生され、またこの定電圧発生
源１１により発生された定電圧を制御部１３により抵抗
１２に生じさせることができるため、抵抗１２には電源
電圧の変化に関係なく定電圧を発生させることができ
る。
【００１６】
【実施例】図２は本発明の第１実施例の回路図を示す。
同図中、図１と同一構成部分には同一符号を付してあ
る。図２において、ダイオードＤ1 は定電圧発生源１１
を構成しており、そのアノードは高電位側電源端子に接
続され、そのカソードがｐチャンネルＭＯＳトランジス
タＴ1 のソースに接続されている。
同図中、図１と同一構成部分には同一符号を付してあ
る。図２において、ダイオードＤ1 は定電圧発生源１１
を構成しており、そのアノードは高電位側電源端子に接
続され、そのカソードがｐチャンネルＭＯＳトランジス
タＴ1 のソースに接続されている。
【００１７】抵抗Ｒ1 は前記抵抗１２に相当し、その一
端が高電位側電源端子に接続され、その他端がｐチャン
ネルＭＯＳトランジスタＴ2 のソースに接続されてい
る。トランジスタＴ1 及びＴ2 は互いにゲートが接続さ
れ、かつ、トランジスタＴ2 のゲート・ドレイン間が接
続されて第１のカレントミラー回路を構成している。
端が高電位側電源端子に接続され、その他端がｐチャン
ネルＭＯＳトランジスタＴ2 のソースに接続されてい
る。トランジスタＴ1 及びＴ2 は互いにゲートが接続さ
れ、かつ、トランジスタＴ2 のゲート・ドレイン間が接
続されて第１のカレントミラー回路を構成している。
【００１８】ＮチャンネルＭＯＳトランジスタＴ3 ，Ｔ
4 及びＴ5 は夫々ゲートがトランジスタＴ1 のドレイン
に共通接続され、またトランジスタＴ3 のゲート・ドレ
イン間が接続されて第２のカレントミラー回路を構成し
ている。トランジスタＴ4 のドレインはトランジスタＴ
2 のゲート及びドレインに接続されている。またトラン
ジスタＴ5 のドレインは端子１５に接続されている。更
にトランジスタＴ3 〜Ｔ5 の各ソースは低電位側電源端
子であるＧＮＤ端子に接続されている。
4 及びＴ5 は夫々ゲートがトランジスタＴ1 のドレイン
に共通接続され、またトランジスタＴ3 のゲート・ドレ
イン間が接続されて第２のカレントミラー回路を構成し
ている。トランジスタＴ4 のドレインはトランジスタＴ
2 のゲート及びドレインに接続されている。またトラン
ジスタＴ5 のドレインは端子１５に接続されている。更
にトランジスタＴ3 〜Ｔ5 の各ソースは低電位側電源端
子であるＧＮＤ端子に接続されている。
【００１９】上記のトランジスタＴ1 〜Ｔ5 及び抵抗Ｒ
1 は従来より公知のＳＯＩプロセスで素子基板上に形成
されており、またダイオードＤ1 も同じ素子基板上に形
成されている。
1 は従来より公知のＳＯＩプロセスで素子基板上に形成
されており、またダイオードＤ1 も同じ素子基板上に形
成されている。
【００２０】すなわち、図３の断面図に示す如く、ｎ型
のシリコン製支持基板２１上に酸化膜（ＳｉＯ2 膜）２
２を介してｎ型のシリコン製素子基板２３が形成されて
いるＳＯＩ構造のＩＣにおいて、素子基板２３にｐウェ
ル２４がＳｉＯ2 膜２２に到達するような深さで形成さ
れたとしても、そのｐウェル２４内にｎ型の不純物を高
濃度でイオン注入してｎ+ 拡散領域２５を形成すること
により、ｐウェル２４とｎ+ 拡散領域２５とのＰＮ接合
部分に、ダイオードＤ1 が形成される。
のシリコン製支持基板２１上に酸化膜（ＳｉＯ2 膜）２
２を介してｎ型のシリコン製素子基板２３が形成されて
いるＳＯＩ構造のＩＣにおいて、素子基板２３にｐウェ
ル２４がＳｉＯ2 膜２２に到達するような深さで形成さ
れたとしても、そのｐウェル２４内にｎ型の不純物を高
濃度でイオン注入してｎ+ 拡散領域２５を形成すること
により、ｐウェル２４とｎ+ 拡散領域２５とのＰＮ接合
部分に、ダイオードＤ1 が形成される。
【００２１】上記のダイオードＤ1 はｐウェル２４に接
続された端子２６をアノードとし、ｎ+ 拡散領域２５に
接続された端子２７をカソードとするＰＮ接合ダイオー
ドである。
続された端子２６をアノードとし、ｎ+ 拡散領域２５に
接続された端子２７をカソードとするＰＮ接合ダイオー
ドである。
【００２２】次に図２の実施例の動作について説明す
る。電源電圧ＶDDは従来のＩＣの電源電圧４．５Ｖ〜
５．５Ｖよりは低電圧の２Ｖ〜３Ｖ程度ではあるが、ダ
イオードＤ1 のしきい値電圧ＶTH（例えば０．７Ｖ程
度）より高電圧であるため、ダイオードＤ1 には順方向
電流ＩD が流れる。この電流ＩD は次式 ＩD ＝α・｛ｅｘｐ（ＶD ／ＶTH）−１｝ （１） で表わされる。上式中、αは定数、ＶD はダイオードの
印加電圧、ＶTHはダイオードのしきい値電圧である。上
式からわかるように、順方向電流ＩD はダイオードＤ1
への印加電圧ＶD がしきい値電圧ＶTHより大なるときに
流れるが、順方向電流ＩD が流れれば電圧ＶD は変化が
受けにくい。
る。電源電圧ＶDDは従来のＩＣの電源電圧４．５Ｖ〜
５．５Ｖよりは低電圧の２Ｖ〜３Ｖ程度ではあるが、ダ
イオードＤ1 のしきい値電圧ＶTH（例えば０．７Ｖ程
度）より高電圧であるため、ダイオードＤ1 には順方向
電流ＩD が流れる。この電流ＩD は次式 ＩD ＝α・｛ｅｘｐ（ＶD ／ＶTH）−１｝ （１） で表わされる。上式中、αは定数、ＶD はダイオードの
印加電圧、ＶTHはダイオードのしきい値電圧である。上
式からわかるように、順方向電流ＩD はダイオードＤ1
への印加電圧ＶD がしきい値電圧ＶTHより大なるときに
流れるが、順方向電流ＩD が流れれば電圧ＶD は変化が
受けにくい。
【００２３】このダイオードＤ1 の順方向電流ＩD はト
ランジスタＴ1 のソースに供給される。トランジスタＴ
1 とＴ2 とはカレントミラー回路を構成しており、トラ
ンジスタＴ1 のドレインよりトランジスタＴ3 のドレイ
ンに供給される電流Ｉ1 と、トランジスタＴ2 のドレイ
ンよりトランジスタＴ4 のドレインに供給される電流Ｉ
2 とは互いに等しくなろうとする。
ランジスタＴ1 のソースに供給される。トランジスタＴ
1 とＴ2 とはカレントミラー回路を構成しており、トラ
ンジスタＴ1 のドレインよりトランジスタＴ3 のドレイ
ンに供給される電流Ｉ1 と、トランジスタＴ2 のドレイ
ンよりトランジスタＴ4 のドレインに供給される電流Ｉ
2 とは互いに等しくなろうとする。
【００２４】また、ｐチャンネルＭＯＳトランジスタの
ソース・ドレイン間に流れる電流Ｉは Ｉ＝β／２×（ＶGS−ＶTH）2 （２） で表わされる。ただし、上式中、βは定数、ＶGSはトラ
ンジスタのゲート・ドレイン間電圧、ＶTHはトランジス
タのしきい値電圧である。ここでＩ1 ＝Ｉ2 であるか
ら、ｐチャンネルＭＯＳトランジスタＴ1 及びＴ2 に流
れる電流も夫々等しくなり、よってトランジスタＴ1 及
びＴ2 の両ゲート・ソース間電圧ＶGSは同じになる。
ソース・ドレイン間に流れる電流Ｉは Ｉ＝β／２×（ＶGS−ＶTH）2 （２） で表わされる。ただし、上式中、βは定数、ＶGSはトラ
ンジスタのゲート・ドレイン間電圧、ＶTHはトランジス
タのしきい値電圧である。ここでＩ1 ＝Ｉ2 であるか
ら、ｐチャンネルＭＯＳトランジスタＴ1 及びＴ2 に流
れる電流も夫々等しくなり、よってトランジスタＴ1 及
びＴ2 の両ゲート・ソース間電圧ＶGSは同じになる。
【００２５】トランジスタＴ1 及びＴ2 の各ゲートは共
通接続されているからゲート電圧Ｖ G は夫々等しく、そ
のため結果としてトランジスタＴ1 のソース側のＮ1 の
電位とトランジスタＴ2 のソース側のＮ2 の電位とは同
じになる。従って、抵抗Ｒ1による電圧降下はダイオー
ドＤ1 による一定の電圧降下と同じになる。すなわち、
抵抗Ｒ1 にはダイオードＤ1 の電圧降下がコピーされ
る。
通接続されているからゲート電圧Ｖ G は夫々等しく、そ
のため結果としてトランジスタＴ1 のソース側のＮ1 の
電位とトランジスタＴ2 のソース側のＮ2 の電位とは同
じになる。従って、抵抗Ｒ1による電圧降下はダイオー
ドＤ1 による一定の電圧降下と同じになる。すなわち、
抵抗Ｒ1 にはダイオードＤ1 の電圧降下がコピーされ
る。
【００２６】ここで、前記したように、ダイオードＤ1
の電圧降下は電源電圧ＶDDの変化に拘らず略一定である
から、抵抗Ｒ1 には常に一定の電圧がコピーされ、その
結果定電流Ｉ2 が流れる。トランジスタＴ1 及びＴ2 は
カレントミラー回路を構成しており、トランジスタＴ2
に流れる電流Ｉ2 と同じ電流がトランジスタＴ1 に流れ
る。
の電圧降下は電源電圧ＶDDの変化に拘らず略一定である
から、抵抗Ｒ1 には常に一定の電圧がコピーされ、その
結果定電流Ｉ2 が流れる。トランジスタＴ1 及びＴ2 は
カレントミラー回路を構成しており、トランジスタＴ2
に流れる電流Ｉ2 と同じ電流がトランジスタＴ1 に流れ
る。
【００２７】更にトランジスタＴ3 ，Ｔ4 及びＴ5 は前
記したように第２のカレントミラー回路を構成してお
り、トランジスタＴ1 及びＴ3 に流れる電流Ｉ1 と同じ
電流Ｉ2 がトランジスタＴ4 及びＴ5 に流れようとする
から、電源電圧ＶDDの変化に関係なく、端子１５からは
定電流が得られる。従って、本実施例によれば、低電圧
動作が可能なＳＯＩ構造の定電流出力回路を得ることが
できる。そして、本実施例の回路をアンプ等のバイアス
回路として使用することにより、低電圧動作が可能なＳ
ＯＩ構造のアナログ・デジタル混載ＩＣを実現すること
ができる。
記したように第２のカレントミラー回路を構成してお
り、トランジスタＴ1 及びＴ3 に流れる電流Ｉ1 と同じ
電流Ｉ2 がトランジスタＴ4 及びＴ5 に流れようとする
から、電源電圧ＶDDの変化に関係なく、端子１５からは
定電流が得られる。従って、本実施例によれば、低電圧
動作が可能なＳＯＩ構造の定電流出力回路を得ることが
できる。そして、本実施例の回路をアンプ等のバイアス
回路として使用することにより、低電圧動作が可能なＳ
ＯＩ構造のアナログ・デジタル混載ＩＣを実現すること
ができる。
【００２８】次に本発明の第２実施例について説明す
る。図４は本発明の第２実施例の回路図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。図２に示した実施例ではトランジスタＴ1
及びＴ2 のドレイン・ソース間抵抗ＲDSのばらつきによ
って、必ずしもＩ1 ＝Ｉ2 とならない。そこで、本実施
例では、定電圧発生源１１を図４に示す如くダイオード
Ｄ2 及びＤ4 の２個で構成し、更に制御部１３内に抵抗
Ｒ2 に流れる電流をモニタする手段（Ｔ10）を有するこ
とにより、より高精度に抵抗Ｒ2 に定電圧をコピーする
ようにしたものである。
る。図４は本発明の第２実施例の回路図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。図２に示した実施例ではトランジスタＴ1
及びＴ2 のドレイン・ソース間抵抗ＲDSのばらつきによ
って、必ずしもＩ1 ＝Ｉ2 とならない。そこで、本実施
例では、定電圧発生源１１を図４に示す如くダイオード
Ｄ2 及びＤ4 の２個で構成し、更に制御部１３内に抵抗
Ｒ2 に流れる電流をモニタする手段（Ｔ10）を有するこ
とにより、より高精度に抵抗Ｒ2 に定電圧をコピーする
ようにしたものである。
【００２９】図４において、ダイオードＤ2 及びＤ3 は
夫々図３に示したと同様にしてＳＯＩプロセスで素子基
板に形成されており、各アノードは高電位側電源端子に
共通接続され、各カソードはｐチャンネルＭＯＳトラン
ジスタＴ6 ，Ｔ7 のソースに接続されている。トランジ
スタＴ6 及びＴ7 はｐチャンネルＭＯＳトランジスタＴ
8 と共に第１のカレントミラー回路を構成している。ト
ランジスタＴ8 のソースは抵抗１２に相当する抵抗Ｒ2
を介して高電位側電源端子に接続されている。また、Ｎ
チャンネルＭＯＳトランジスタＴ9 〜Ｔ14のうち、トラ
ンジスタＴ9，Ｔ11及びＴ13は夫々ゲートが共通接続さ
れ、かつ、Ｔ9 のドレインにＴ11及びＴ13の各ゲートが
接続されて第２のカレントミラー回路を構成している。
トランジスタＴ9 のドレインはトランジスタＴ6 のドレ
インに接続され、またトランジスタＴ11のドレインはト
ランジスタＴ8 のドレインに接続されている。
夫々図３に示したと同様にしてＳＯＩプロセスで素子基
板に形成されており、各アノードは高電位側電源端子に
共通接続され、各カソードはｐチャンネルＭＯＳトラン
ジスタＴ6 ，Ｔ7 のソースに接続されている。トランジ
スタＴ6 及びＴ7 はｐチャンネルＭＯＳトランジスタＴ
8 と共に第１のカレントミラー回路を構成している。ト
ランジスタＴ8 のソースは抵抗１２に相当する抵抗Ｒ2
を介して高電位側電源端子に接続されている。また、Ｎ
チャンネルＭＯＳトランジスタＴ9 〜Ｔ14のうち、トラ
ンジスタＴ9，Ｔ11及びＴ13は夫々ゲートが共通接続さ
れ、かつ、Ｔ9 のドレインにＴ11及びＴ13の各ゲートが
接続されて第２のカレントミラー回路を構成している。
トランジスタＴ9 のドレインはトランジスタＴ6 のドレ
インに接続され、またトランジスタＴ11のドレインはト
ランジスタＴ8 のドレインに接続されている。
【００３０】トランジスタＴ10は抵抗Ｒ2 に流れる電流
のモニタ用トランジスタで、そのゲートはトランジスタ
Ｔ8 及びＴ11のドレイン共通接続点Ｎ6 に接続され、ま
たそのドレインはトランジスタＴ6 ，Ｔ7 及びＴ8 の各
ゲートとＴ7 のドレインの共通接続点Ｎ7 に接続され、
そのソースは低電位側電源端子であるＧＮＤ端子に接続
されている。
のモニタ用トランジスタで、そのゲートはトランジスタ
Ｔ8 及びＴ11のドレイン共通接続点Ｎ6 に接続され、ま
たそのドレインはトランジスタＴ6 ，Ｔ7 及びＴ8 の各
ゲートとＴ7 のドレインの共通接続点Ｎ7 に接続され、
そのソースは低電位側電源端子であるＧＮＤ端子に接続
されている。
【００３１】トランジスタＴ12は、ドレインがトランジ
スタＴ8 のドレイン，ソースに接続されている。トラン
ジスタＴ14はドレインがトランジスタＴ13のドレインと
共に端子１５に接続され、またトランジスタＴ12〜Ｔ14
の各ソースは夫々ＧＮＤ端子に接続されている。
スタＴ8 のドレイン，ソースに接続されている。トラン
ジスタＴ14はドレインがトランジスタＴ13のドレインと
共に端子１５に接続され、またトランジスタＴ12〜Ｔ14
の各ソースは夫々ＧＮＤ端子に接続されている。
【００３２】次に本実施例の動作について説明する。ダ
イオードＤ2 及びＤ3 のしきい値電圧より高い電源電圧
ＶDDが印加されることにより、ダイオードＤ2 及びＤ3
に夫々順方向電流が流れてトランジスタＴ6 ，Ｔ7 に夫
々供給される。これにより、トランジスタＴ6 のソー
ス，ドレイン、トランジスタＴ9 のドレイン，ソースを
通して電流Ｉ3 が流れ、またトランジスタＴ7 のソー
ス，ドレイン、トランジスタＴ10のドレイン，ソースを
通して電流Ｉ4 が流れる。
イオードＤ2 及びＤ3 のしきい値電圧より高い電源電圧
ＶDDが印加されることにより、ダイオードＤ2 及びＤ3
に夫々順方向電流が流れてトランジスタＴ6 ，Ｔ7 に夫
々供給される。これにより、トランジスタＴ6 のソー
ス，ドレイン、トランジスタＴ9 のドレイン，ソースを
通して電流Ｉ3 が流れ、またトランジスタＴ7 のソー
ス，ドレイン、トランジスタＴ10のドレイン，ソースを
通して電流Ｉ4 が流れる。
【００３３】また、トランジスタＴ6 及びＴ7 はトラン
ジスタＴ8 と共に第１のカレントミラー回路を構成して
おり、トランジスタＴ9 はトランジスタＴ11及びＴ13と
共に第２のカレントミラー回路を構成しているから、ト
ランジスタＴ8 のソース，ドレイン及びトランジスタＴ
11のドレイン，ソースを通して流れる電流Ｉ5 は前記電
流Ｉ3 及びＩ4 と等しくなる。
ジスタＴ8 と共に第１のカレントミラー回路を構成して
おり、トランジスタＴ9 はトランジスタＴ11及びＴ13と
共に第２のカレントミラー回路を構成しているから、ト
ランジスタＴ8 のソース，ドレイン及びトランジスタＴ
11のドレイン，ソースを通して流れる電流Ｉ5 は前記電
流Ｉ3 及びＩ4 と等しくなる。
【００３４】これにより、トランジスタＴ6 、Ｔ7 及び
Ｔ8 のゲート・ソース間電圧は等しくなり、またそれら
のゲート電位は等しいから、トランジスタＴ8 のソース
と抵抗Ｒ2 との接続点Ｎ5 の電位は接続点Ｎ3 及びＮ4
の電位と等しくなる。すなわち、抵抗Ｒ2 にはダイオー
ドＤ2 に発生した電圧がコピーされることとなる。
Ｔ8 のゲート・ソース間電圧は等しくなり、またそれら
のゲート電位は等しいから、トランジスタＴ8 のソース
と抵抗Ｒ2 との接続点Ｎ5 の電位は接続点Ｎ3 及びＮ4
の電位と等しくなる。すなわち、抵抗Ｒ2 にはダイオー
ドＤ2 に発生した電圧がコピーされることとなる。
【００３５】ここで、抵抗Ｒ2 に流れる電流は電流Ｉ5
及びＩ6 として分岐して流れるが、電流Ｉ5 が低下しよ
うとすると、接続点Ｎ6 の電位が上昇し、トランジスタ
Ｔ10に流れる電流が上昇し、トランジスタＴ8 に流れる
電流Ｉ5 を増加させるように動作する。電流Ｉ5 が増加
しようとすると、上記と逆の動作によりトランジスタＴ
10を含むフィードバック回路により電流Ｉ5 の増加が抑
えられる。
及びＩ6 として分岐して流れるが、電流Ｉ5 が低下しよ
うとすると、接続点Ｎ6 の電位が上昇し、トランジスタ
Ｔ10に流れる電流が上昇し、トランジスタＴ8 に流れる
電流Ｉ5 を増加させるように動作する。電流Ｉ5 が増加
しようとすると、上記と逆の動作によりトランジスタＴ
10を含むフィードバック回路により電流Ｉ5 の増加が抑
えられる。
【００３６】また、接続点Ｎ6 の電圧が低下すると、ト
ランジスタＴ12に流れる電流Ｉ6 が減少し、これにより
接続点Ｎ5 の電圧が上昇する。接続点Ｎ6 の電圧が上昇
した場合は上記とは逆にＮ5 の電圧が下降する。このよ
うにして、トランジスタＴ12により接続点Ｎ5 の電圧が
一定となるように制御される。
ランジスタＴ12に流れる電流Ｉ6 が減少し、これにより
接続点Ｎ5 の電圧が上昇する。接続点Ｎ6 の電圧が上昇
した場合は上記とは逆にＮ5 の電圧が下降する。このよ
うにして、トランジスタＴ12により接続点Ｎ5 の電圧が
一定となるように制御される。
【００３７】このようにして、トランジスタＴ9 ，Ｔ11
及びＴ13とトランジスタＴ10，Ｔ12及びＴ14の各ゲート
・ソース間電圧ＶGSは同一となる。端子１５に流れる電
流Ｉ 9 はトランジスタＴ13に流れる電流Ｉ7 とトランジ
スタＴ14に流れる電流Ｉ8 との和であり、次式で表わさ
れる。
及びＴ13とトランジスタＴ10，Ｔ12及びＴ14の各ゲート
・ソース間電圧ＶGSは同一となる。端子１５に流れる電
流Ｉ 9 はトランジスタＴ13に流れる電流Ｉ7 とトランジ
スタＴ14に流れる電流Ｉ8 との和であり、次式で表わさ
れる。
【００３８】 Ｉ9 ＝Ｉ7 ＋Ｉ8 （３） ここで、トランジスタＴ13はトランジスタＴ9 及びＴ11
とカレントミラー回路を構成しているから、 Ｉ7 ＝Ｉ3 ＝Ｉ5 （４） である。また、トランジスタＴ14はトランジスタＴ10及
びＴ12の夫々のＶGSと同じＶGSであるから、 Ｉ8 ＝Ｉ4 ＝Ｉ6 （５） である。従って、（４）式及び（５）式を（３）式に代
入することにより、端子１５には Ｉ9 ＝Ｉ5 ＋Ｉ6 （６） なる値の電流Ｉ9 が流れる。
とカレントミラー回路を構成しているから、 Ｉ7 ＝Ｉ3 ＝Ｉ5 （４） である。また、トランジスタＴ14はトランジスタＴ10及
びＴ12の夫々のＶGSと同じＶGSであるから、 Ｉ8 ＝Ｉ4 ＝Ｉ6 （５） である。従って、（４）式及び（５）式を（３）式に代
入することにより、端子１５には Ｉ9 ＝Ｉ5 ＋Ｉ6 （６） なる値の電流Ｉ9 が流れる。
【００３９】この電流Ｉ9 は電源電圧ＶDDの変化に関係
なくダイオードＤ2 ，Ｄ3 の順方向降下電圧が略一定で
あるから、抵抗Ｒ2 に生じる電圧もＶDDに関係なく略一
定となり、よって電源電圧ＶDDの変化に関係なく定電流
である。
なくダイオードＤ2 ，Ｄ3 の順方向降下電圧が略一定で
あるから、抵抗Ｒ2 に生じる電圧もＶDDに関係なく略一
定となり、よって電源電圧ＶDDの変化に関係なく定電流
である。
【００４０】図５は本発明回路が適用されるアンプの一
例の回路図を示す。同図中、３０は図２又は図４に示し
た実施例回路であり、その端子１５はｐチャンネルＭＯ
ＳトランジスタＴ21のゲート及びドレインに接続されて
いる。
例の回路図を示す。同図中、３０は図２又は図４に示し
た実施例回路であり、その端子１５はｐチャンネルＭＯ
ＳトランジスタＴ21のゲート及びドレインに接続されて
いる。
【００４１】アンプ３１はｐチャンネルＭＯＳトランジ
スタＴ22〜Ｔ25、ｎチャンネルＭＯＳトランジスタＴ26
〜Ｔ28よりなり、トランジスタＴ22及びＴ23は前記トラ
ンジスタＴ21と共にカレントミラー回路を構成してい
る。また、トランジスタＴ24及びＴ25のドレイン側に設
けられたトランジスタＴ26及びＴ27はカレントミラー回
路を構成している。トランジスタＴ23及びＴ28は各ドレ
インが出力端子３４に共通接続されている。
スタＴ22〜Ｔ25、ｎチャンネルＭＯＳトランジスタＴ26
〜Ｔ28よりなり、トランジスタＴ22及びＴ23は前記トラ
ンジスタＴ21と共にカレントミラー回路を構成してい
る。また、トランジスタＴ24及びＴ25のドレイン側に設
けられたトランジスタＴ26及びＴ27はカレントミラー回
路を構成している。トランジスタＴ23及びＴ28は各ドレ
インが出力端子３４に共通接続されている。
【００４２】実施例回路３０からは電源電圧ＶDDが２〜
３Ｖ程度の低電圧であり、またその変化に拘らず定電流
が出力されるから、トランジスタＴ21及びＴ22を介して
トランジスタＴ24及びＴ25の両ソースに定電流がバイア
ス電流として供給される。これにより、端子３２，３３
を介してトランジスタＴ24，Ｔ25のゲートに印加される
入力信号ＩＭ，ＩＰの差信号がトランジスタＴ28のゲー
ト、ドレインを介して出力端子３４へ出力される。
３Ｖ程度の低電圧であり、またその変化に拘らず定電流
が出力されるから、トランジスタＴ21及びＴ22を介して
トランジスタＴ24及びＴ25の両ソースに定電流がバイア
ス電流として供給される。これにより、端子３２，３３
を介してトランジスタＴ24，Ｔ25のゲートに印加される
入力信号ＩＭ，ＩＰの差信号がトランジスタＴ28のゲー
ト、ドレインを介して出力端子３４へ出力される。
【００４３】なお、本発明は以上の実施例に限定される
ものではなく、例えばＳＯＩ構造でない集積回路にも適
用することができる。
ものではなく、例えばＳＯＩ構造でない集積回路にも適
用することができる。
【００４４】
【発明の効果】上述の如く、本発明によれば、電流電圧
の変化に関係なく抵抗に定電圧を発生させることができ
るため、上記抵抗を介して常に定電流を出力することが
でき、また定電圧発生源としてダイオードを用いるよう
にしたため、ＳＯＩプロセスでも低電圧動作可能な定電
流回路を得ることができ、よって本発明回路をアンプバ
イアス回路などに使用した広電源電圧動作可能な集積回
路を作成することができる等の特長を有するものであ
る。
の変化に関係なく抵抗に定電圧を発生させることができ
るため、上記抵抗を介して常に定電流を出力することが
でき、また定電圧発生源としてダイオードを用いるよう
にしたため、ＳＯＩプロセスでも低電圧動作可能な定電
流回路を得ることができ、よって本発明回路をアンプバ
イアス回路などに使用した広電源電圧動作可能な集積回
路を作成することができる等の特長を有するものであ
る。
【図１】本発明の原理構成図である。
【図２】本発明の第１実施例の回路図である。
【図３】本発明の要部の一実施例の断面図である。
【図４】本発明の第２実施例の回路図である。
【図５】本発明回路が適用されるアンプの一例の回路図
である。
である。
【図６】従来の一例の回路図である。
【図７】従来回路の要部の一例の構造図である。
【図８】従来の課題を説明するための断面図である。
１１ 定電圧発生源 １２，Ｒ1 ，Ｒ2 抵抗 １３ 制御部 １５ 端子 ２１ 支持基板 ２２ 絶縁膜（酸化膜） ２３ 素子基板 Ｄ1 ，Ｄ2 ，Ｄ3 ダイオード Ｔ1 ，Ｔ2 ，Ｔ6 〜Ｔ8 ｐチャンネルＭＯＳトランジ
スタ Ｔ3 ，Ｔ4 ，Ｔ9 〜３Ｔ14 ｎチャンネルＭＯＳトラン
ジスタ
スタ Ｔ3 ，Ｔ4 ，Ｔ9 〜３Ｔ14 ｎチャンネルＭＯＳトラン
ジスタ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/088 - 27/092 H03K 19/094
Claims (3)
- 【請求項１】 ＰＮ接合ダイオードを有し、一端が電源
端子に接続された一定の電圧降下を示す定電圧発生源
と、前記 電源端子に一端が接続された抵抗と、ＭＯＳトランジスタで構成されたカレントミラー回路を
有し、前記抵抗による電圧降下を前記定電圧発生源によ
る電圧降下と同一にして、前記抵抗から定電流を出力さ
せる制御部とを有し、 前記定電圧発生源と前記抵抗と前記制御部は、同一の素
子基板上に形成されており、 前記素子基板は、絶縁膜を介して支持基板上に形成され
ている ことを特徴とする半導体回路。 - 【請求項２】 一端が電源端子に接続され、それぞれが
一定の電圧降下を示す第１及び第２のＰＮ接合ダイオー
ドで構成された定電圧発生源と、 前記電源端子に一端が接続された抵抗と、 前記第１及び第２のＰＮ接合ダイオード及び前記抵抗の
他端に接続されて前記第１のＰＮ接合ダイオードによる
電圧降下と同等の電圧降下を前記抵抗に発生させるカレ
ントミラー回路と、前記抵抗に流れる電流をモニタして
前記第２のＰＮ接合ダイオードに流れる電流と同じ電流
を前記抵抗に流れさせるトランジスタとを備える制御部
と を有することを特徴とする半導体回路。 - 【請求項３】 請求項２記載の半導体回路であって、 前記カレントミラー回路は、ＭＯＳトランジスタで構成
されていることを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130878A JP2971666B2 (ja) | 1992-05-22 | 1992-05-22 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130878A JP2971666B2 (ja) | 1992-05-22 | 1992-05-22 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326867A JPH05326867A (ja) | 1993-12-10 |
| JP2971666B2 true JP2971666B2 (ja) | 1999-11-08 |
Family
ID=15044809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4130878A Expired - Fee Related JP2971666B2 (ja) | 1992-05-22 | 1992-05-22 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2971666B2 (ja) |
-
1992
- 1992-05-22 JP JP4130878A patent/JP2971666B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326867A (ja) | 1993-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3246807B2 (ja) | 半導体集積回路装置 | |
| US5376816A (en) | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors | |
| JP3120447B2 (ja) | 集積回路の動的分離用回路 | |
| JPH0412649B2 (ja) | ||
| JP2674669B2 (ja) | 半導体集積回路 | |
| EP0352044B1 (en) | Transistor base current compensation circuitry | |
| US4602269A (en) | High speed driving circuit | |
| US5444291A (en) | Integrated bridge device for optimizing conduction power losses | |
| JP2971666B2 (ja) | 半導体回路 | |
| US5262665A (en) | Semiconductor device with current sensing function | |
| US5132566A (en) | BiMOS semiconductor integrated circuit having short-circuit protection | |
| JP2914408B2 (ja) | 高耐圧集積回路 | |
| JPH0653415A (ja) | 集積回路 | |
| JPS6232722A (ja) | プツシユプル出力回路 | |
| JPH06152376A (ja) | 半導体集積回路装置 | |
| JP2671304B2 (ja) | 論理回路 | |
| JPH058584B2 (ja) | ||
| JP2674274B2 (ja) | 基準電圧回路 | |
| JPS60154554A (ja) | 相補型絶縁ゲ−ト電界効果半導体装置 | |
| JPS6281053A (ja) | 半導体集積回路装置 | |
| JP2821294B2 (ja) | ラッチアップ防止回路 | |
| KR890005033Y1 (ko) | Cmos집적회로에서의 대전류 출력회로 | |
| JPH01202910A (ja) | クランプ回路装置 | |
| JPS6336145B2 (ja) | ||
| JPH05129530A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990302 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990817 |
|
| LAPS | Cancellation because of no payment of annual fees |