JPS6336145B2 - - Google Patents
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- JPS6336145B2 JPS6336145B2 JP55132933A JP13293380A JPS6336145B2 JP S6336145 B2 JPS6336145 B2 JP S6336145B2 JP 55132933 A JP55132933 A JP 55132933A JP 13293380 A JP13293380 A JP 13293380A JP S6336145 B2 JPS6336145 B2 JP S6336145B2
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
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- 239000010703 silicon Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims 2
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- 238000010586 diagram Methods 0.000 description 12
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はBipolar−Mos ICプロセスにおける
MOSトランジスタスイツチの半導体装置に関す
るものである。
MOSトランジスタスイツチの半導体装置に関す
るものである。
第１図はMOSトランジスタスイツチの回路を
示す。第２図はMOSトランジスタの構造を示す。
第１図および第２図において、ＮチヤネルMOS
トランジスタ１のソース端子１ａを入力端子と
し、該ソース端子１ａに入力信号（以後±Vinと
述べる）２を印加する。ゲート端子ICにはMOS
トランジスタ１をスイツチ動作させるための制御
信号回路４からの制御信号を印加する。またバツ
ク・ゲート端子１ｄには負電源（以後VBGと示
す）３を印加する。ドレイン端子１ｂは出力端子
である。MOSトランジスタ１のスイツチ動作は、
周知のように、ソース端子１ａに入力される入力
信号２よりゲート端子ICの電圧が高いときに
MOSトランジスタ１はオンし、逆に入力信号２
よりゲート端子ICの電圧が低いときにオフする。
示す。第２図はMOSトランジスタの構造を示す。
第１図および第２図において、ＮチヤネルMOS
トランジスタ１のソース端子１ａを入力端子と
し、該ソース端子１ａに入力信号（以後±Vinと
述べる）２を印加する。ゲート端子ICにはMOS
トランジスタ１をスイツチ動作させるための制御
信号回路４からの制御信号を印加する。またバツ
ク・ゲート端子１ｄには負電源（以後VBGと示
す）３を印加する。ドレイン端子１ｂは出力端子
である。MOSトランジスタ１のスイツチ動作は、
周知のように、ソース端子１ａに入力される入力
信号２よりゲート端子ICの電圧が高いときに
MOSトランジスタ１はオンし、逆に入力信号２
よりゲート端子ICの電圧が低いときにオフする。
上述したMOSトランジスタスイツチの特性、
特にひずみ率はMOSトランジスタのオン抵抗の
直線性に依存する。MOSトランジスタ１のオン
抵抗対ゲート電圧の直線性は第３図に示すように
バツク・ゲート電圧｜−VBG｜に依存する。つま
り小さなゲート制御電圧（VGS）で直線性の良い
領域を得るためには、バツク・ゲート電圧｜−
VBG｜の電圧が小さい方が良い（第３図中の特性
ａ）。また当然のことながら入力信号２の振幅レ
ベルが小さい程ひずみ率が良い。
特にひずみ率はMOSトランジスタのオン抵抗の
直線性に依存する。MOSトランジスタ１のオン
抵抗対ゲート電圧の直線性は第３図に示すように
バツク・ゲート電圧｜−VBG｜に依存する。つま
り小さなゲート制御電圧（VGS）で直線性の良い
領域を得るためには、バツク・ゲート電圧｜−
VBG｜の電圧が小さい方が良い（第３図中の特性
ａ）。また当然のことながら入力信号２の振幅レ
ベルが小さい程ひずみ率が良い。
そこでMOSトランジスタ１のひずみ率を良好
にするために入力信号２の振幅レベル｜±Vin｜
は通常小さくし、また｜−VBG｜の値は第２図で
示すように入力信号２の振幅レベル｜±Vin｜よ
りもやや大きい値、つまりソース端子１ａとバツ
ク・ゲート端子１ｄのＰ−Ｎ接合を逆バイアスに
できる電圧に設定する。
にするために入力信号２の振幅レベル｜±Vin｜
は通常小さくし、また｜−VBG｜の値は第２図で
示すように入力信号２の振幅レベル｜±Vin｜よ
りもやや大きい値、つまりソース端子１ａとバツ
ク・ゲート端子１ｄのＰ−Ｎ接合を逆バイアスに
できる電圧に設定する。
しかしながら実際には上述のMOSトランジス
タ１に大入力振幅レベルの入力信号２が印加され
ることがある。そのとき入力信号２の振幅｜±
Vin｜とバツク・ゲート電圧｜−VBG｜との関係
が ｜−Vin｜＞｜−（VBG＋VF）｜ ただし−Vin：入力信号の負側レベル VBG：MOSトランジスタ１のバツク・ゲート電圧 VF：バツク・ゲートとソースのPN接合順方向電
圧 となつた場合、第２図で示したようにMOSトラ
ンジスタ１には大電流が流れ破壊することが生じ
る。つまり第２図においてエピタキシヤル層
（Ep）６とＰ−WELL層７を絶縁するために必ら
ずEp層６を最も高い電圧にするためEp端子１ｅ
を正極電源５に接続する。よつてMOSトランジ
スタ１は必らずEp層（Ep端子１ｅ）６をコレク
タ、Ｐ−WELL層（バツク・ゲート端子１ｄ）
７をベース、ソース拡散層（ソース端子１ａ）８
をエミツタとする寄生NPNトランジスタ９が生
じる。
タ１に大入力振幅レベルの入力信号２が印加され
ることがある。そのとき入力信号２の振幅｜±
Vin｜とバツク・ゲート電圧｜−VBG｜との関係
が ｜−Vin｜＞｜−（VBG＋VF）｜ ただし−Vin：入力信号の負側レベル VBG：MOSトランジスタ１のバツク・ゲート電圧 VF：バツク・ゲートとソースのPN接合順方向電
圧 となつた場合、第２図で示したようにMOSトラ
ンジスタ１には大電流が流れ破壊することが生じ
る。つまり第２図においてエピタキシヤル層
（Ep）６とＰ−WELL層７を絶縁するために必ら
ずEp層６を最も高い電圧にするためEp端子１ｅ
を正極電源５に接続する。よつてMOSトランジ
スタ１は必らずEp層（Ep端子１ｅ）６をコレク
タ、Ｐ−WELL層（バツク・ゲート端子１ｄ）
７をベース、ソース拡散層（ソース端子１ａ）８
をエミツタとする寄生NPNトランジスタ９が生
じる。
上記寄生NPNトランジスタ９において大振幅
の入力信号が印加されると、エミツタ（ソース端
子１ａ）電圧がベース（バツク・ゲート端子１
ｄ）より低くなり、寄生NPNトランジスタ９は
動作し、コレクタ（Ep層）に接続された正極電
源５より、コレクタ電流がベース端子からは負電
源３よりベース電流が無制限に流れ、ついには寄
生NPNトランジスタ９は破壊を起し、MOSトラ
ンジスタ１も破壊してしまう。
の入力信号が印加されると、エミツタ（ソース端
子１ａ）電圧がベース（バツク・ゲート端子１
ｄ）より低くなり、寄生NPNトランジスタ９は
動作し、コレクタ（Ep層）に接続された正極電
源５より、コレクタ電流がベース端子からは負電
源３よりベース電流が無制限に流れ、ついには寄
生NPNトランジスタ９は破壊を起し、MOSトラ
ンジスタ１も破壊してしまう。
そこで従来のMOSトランジスタスイツチの回
路は第４図で示した方法を用いている。第４図に
おいて、ソース端子１ａにバツフア・アンプ１０
を接続し、バツク・ゲート端子１ｄにはスイツチ
回路１１を接続し、該スイツチ回路１１を制御す
る制御回路１２を接続する。正極電圧源５′、負
極電圧源３′はそれぞれ正極電圧源５、負極電圧
源３と同一電圧値である。
路は第４図で示した方法を用いている。第４図に
おいて、ソース端子１ａにバツフア・アンプ１０
を接続し、バツク・ゲート端子１ｄにはスイツチ
回路１１を接続し、該スイツチ回路１１を制御す
る制御回路１２を接続する。正極電圧源５′、負
極電圧源３′はそれぞれ正極電圧源５、負極電圧
源３と同一電圧値である。
MOSトランジスタ１をオンにするときには、
該スイツチ回路１１を１１ａ側に倒し、ソース端
子１ａとバツク・ゲート端子１ｄを接続する。
該スイツチ回路１１を１１ａ側に倒し、ソース端
子１ａとバツク・ゲート端子１ｄを接続する。
オフにするときには１１ｂ側に倒し、バツク・
ゲート端子１ｄを負電源３に接続する。このとき
負電源３の電圧レベルをもつとも低い電圧にする
つまり負極電源電圧に接続する。
ゲート端子１ｄを負電源３に接続する。このとき
負電源３の電圧レベルをもつとも低い電圧にする
つまり負極電源電圧に接続する。
これにより大振幅の入力信号がたとへ印加され
ても該バツフア・アンプにより、その振幅は負極
電源電圧以上に大きくなることはない、よつて該
MOSトランジスタ１に入力する信号レベルは ｜−Vin｜＜｜−（VBG＋VF）｜ となり、該寄生NPNトランジスタ９には大電流
が流れず、該MOSトランジスタ１が破壊を生じ
ることはない。
ても該バツフア・アンプにより、その振幅は負極
電源電圧以上に大きくなることはない、よつて該
MOSトランジスタ１に入力する信号レベルは ｜−Vin｜＜｜−（VBG＋VF）｜ となり、該寄生NPNトランジスタ９には大電流
が流れず、該MOSトランジスタ１が破壊を生じ
ることはない。
上述したように第４図の従来の回路においては
大振幅入力信号が印加されても破壊を生じないが
回路的にはスイツチ回路１１、制御回路１２が必
要となり、回路が複雑となり、しかも上記の回路
のスイツチング速度およびスイツチングのタイミ
ングが問題となる。よつて回路が単純でしかも破
壊妨止を行なつたMOSトランジスタスイツチ回
路が必要となる。
大振幅入力信号が印加されても破壊を生じないが
回路的にはスイツチ回路１１、制御回路１２が必
要となり、回路が複雑となり、しかも上記の回路
のスイツチング速度およびスイツチングのタイミ
ングが問題となる。よつて回路が単純でしかも破
壊妨止を行なつたMOSトランジスタスイツチ回
路が必要となる。
そこで第５図に示す回路例が考えられる。上述
したようにMOSトランジスタ１を破壊させない
ためには、｜±Vin｜＜｜−（VBG＋VF）｜となるよ
うに、入力信号２が大振幅レベルであつてもその
振幅を制限する方法である。つまりバツフア・ア
ンプ１０の正極電圧源５′と負極電圧源３′の電圧
値を｜−（VBG＋VF）｜以下とすれば、大入力振幅
の入力信号２が入つたとしてもそれは正極電圧源
５′、負極電圧源３′の電圧値以上には成り得ず振
幅制限され、MOSトランジスタ１は破壊は生じ
ない。しかしここで、ひずみ率特性に注目する
と、バツフア・アンプ１０の正、負極電圧源５′，
３′の電圧値が低く、バツフア・アンプ１０のひ
ずみ率が悪く、実用的な方法でない。そこで、ひ
ずみ率も良好で回路構成が単純な破壊防止を施し
たMOSトランジスタスイツチが必要となる。
したようにMOSトランジスタ１を破壊させない
ためには、｜±Vin｜＜｜−（VBG＋VF）｜となるよ
うに、入力信号２が大振幅レベルであつてもその
振幅を制限する方法である。つまりバツフア・ア
ンプ１０の正極電圧源５′と負極電圧源３′の電圧
値を｜−（VBG＋VF）｜以下とすれば、大入力振幅
の入力信号２が入つたとしてもそれは正極電圧源
５′、負極電圧源３′の電圧値以上には成り得ず振
幅制限され、MOSトランジスタ１は破壊は生じ
ない。しかしここで、ひずみ率特性に注目する
と、バツフア・アンプ１０の正、負極電圧源５′，
３′の電圧値が低く、バツフア・アンプ１０のひ
ずみ率が悪く、実用的な方法でない。そこで、ひ
ずみ率も良好で回路構成が単純な破壊防止を施し
たMOSトランジスタスイツチが必要となる。
そこで本発明の目的は、回路が単純で大振幅入
力信号が印加されても破壊しないMOSトランジ
スタアナログスイツチを提供するにある。
力信号が印加されても破壊しないMOSトランジ
スタアナログスイツチを提供するにある。
このため本発明は、構造的にはEp層の取り出
し端子１ｅをＰ−WELL層７から十分離れた所
より取り出しEp層のもつ抵抗を大きくする方法
をとり、一方回路的にはバツク・ゲート端子１ｄ
に抵抗を接続し、バツク・ゲート負電源３より供
給されるベース電流を制限する方法を用いたこと
にある。
し端子１ｅをＰ−WELL層７から十分離れた所
より取り出しEp層のもつ抵抗を大きくする方法
をとり、一方回路的にはバツク・ゲート端子１ｄ
に抵抗を接続し、バツク・ゲート負電源３より供
給されるベース電流を制限する方法を用いたこと
にある。
次に本発明の一実施例を第６図、第７図を用い
て詳しく説明する、すでに従来技術で述べたよう
にMOSトランジスタ１には寄生NPNトランジス
タ９が在るために、エミツタ端子１ａに規定以上
の入力信号２が印加されると、ベース端子１ｄに
供給している負電圧源３よりエミツタ電圧が低く
なり寄生NPNトランジスタ９がトランジスタ動
作を行ない、コレクタ１ｅに接続した正極電圧源
５より電流が流れる。そして破壊に至る。そこで
本発明では第６図に示すようにバツク・ゲート端
子１ｄ（ベース端子）に抵抗１３を接続し、該抵
抗１３を介して負電圧源３をバツク・ゲート端子
１ｄに供給する。また第７図の構成図に示すよう
に、寄生NPNトランジスタ９のコレクタ領域で
あるEp層６の取り出し点（コレクタ端子１ｅ）
をベース領域であるＰ−WELL層７より大きく
離れた位置とする。これにより回路的にはコレク
タ抵抗１４を挿入したと等化になる。よつて寄生
NPNトランジスタ９はコレクタ抵抗１４を介し
て正極電圧源５に接続される。
て詳しく説明する、すでに従来技術で述べたよう
にMOSトランジスタ１には寄生NPNトランジス
タ９が在るために、エミツタ端子１ａに規定以上
の入力信号２が印加されると、ベース端子１ｄに
供給している負電圧源３よりエミツタ電圧が低く
なり寄生NPNトランジスタ９がトランジスタ動
作を行ない、コレクタ１ｅに接続した正極電圧源
５より電流が流れる。そして破壊に至る。そこで
本発明では第６図に示すようにバツク・ゲート端
子１ｄ（ベース端子）に抵抗１３を接続し、該抵
抗１３を介して負電圧源３をバツク・ゲート端子
１ｄに供給する。また第７図の構成図に示すよう
に、寄生NPNトランジスタ９のコレクタ領域で
あるEp層６の取り出し点（コレクタ端子１ｅ）
をベース領域であるＰ−WELL層７より大きく
離れた位置とする。これにより回路的にはコレク
タ抵抗１４を挿入したと等化になる。よつて寄生
NPNトランジスタ９はコレクタ抵抗１４を介し
て正極電圧源５に接続される。
以上述べた２つの抵抗１３，１４を挿入した
MOSトランジスタスイツチ回路の大入力信号時
の動作を述べる。大入力振幅レベルの入力信号２
がエミツタ端子１ａに入力する。そして｜±Vin
｜＞｜−（VBG＋VF）｜となると寄生NPNトラン
ジスタ９はトランジスタ動作を開始する。
MOSトランジスタスイツチ回路の大入力信号時
の動作を述べる。大入力振幅レベルの入力信号２
がエミツタ端子１ａに入力する。そして｜±Vin
｜＞｜−（VBG＋VF）｜となると寄生NPNトラン
ジスタ９はトランジスタ動作を開始する。
しかし、ベース端子１ｄには抵抗１３が挿入さ
れているために負電圧源３から供給されるベース
電流は制限される。しかもコレクタにはコレクタ
抵抗１４があるために正極電圧源５より供給され
るコレクタ電流も制限される。以上２つの制限抵
抗１３，１４により寄生NPNトランジスタ９に
流れる電流は制限されるため、MOSトランジス
タ１は破壊されることがない。
れているために負電圧源３から供給されるベース
電流は制限される。しかもコレクタにはコレクタ
抵抗１４があるために正極電圧源５より供給され
るコレクタ電流も制限される。以上２つの制限抵
抗１３，１４により寄生NPNトランジスタ９に
流れる電流は制限されるため、MOSトランジス
タ１は破壊されることがない。
次に第８図、第９図においてＰチヤネルMOS
トランジスタの場合について述べる。第９図の構
成図で示すようにＮ形シリコンウエハー上にＰチ
ヤネルMOSトランジスタ１５を構成した場合に
は、Ｎ−WELL層１８に拡散した第１のＰ形拡
散層２１をエミツタ領域とし、該Ｎ−WELL１
８をベース領域、Ｐ形エピタキシヤル層１９をコ
レクタ領域とする寄生PNPトランジスタ１７が
形成される。よつて上述したように該第１のＰ形
拡散層２１の電極端子１５ａに大振幅入力信号が
入力し、該Ｎ−WELL層の電極端子１５ｄに接
続されている正極電圧源（VBG）１６の電圧値よ
り大きい場合に上記寄生PNPトランジスタ１７
はトランジスタ動作を生じ、上記寄生PNPトラ
ンジスタ１７には大電流が流れ破壊する。
トランジスタの場合について述べる。第９図の構
成図で示すようにＮ形シリコンウエハー上にＰチ
ヤネルMOSトランジスタ１５を構成した場合に
は、Ｎ−WELL層１８に拡散した第１のＰ形拡
散層２１をエミツタ領域とし、該Ｎ−WELL１
８をベース領域、Ｐ形エピタキシヤル層１９をコ
レクタ領域とする寄生PNPトランジスタ１７が
形成される。よつて上述したように該第１のＰ形
拡散層２１の電極端子１５ａに大振幅入力信号が
入力し、該Ｎ−WELL層の電極端子１５ｄに接
続されている正極電圧源（VBG）１６の電圧値よ
り大きい場合に上記寄生PNPトランジスタ１７
はトランジスタ動作を生じ、上記寄生PNPトラ
ンジスタ１７には大電流が流れ破壊する。
よつて防止対策として第８図、第９図で示すよ
うにＰチヤネルMOSトランジスタ１７のバツ
ク・ゲート端子１５ｄに第１の抵抗１３を介して
正極電圧源１６に接続し、また該PNPトランジ
スタ１７のコレクタ領域であるＰ形エピタキシヤ
ル層１９の取り出し点（コレクタ端子１５ｅ）を
ベース領域である該Ｎ−WELL層１８より大き
く離れた位置とする。これにより回路的にはコレ
クタ抵抗１４を挿入したと等価となる。よつて該
寄生PNPトランジスタ１７のコレクタはコレク
タ抵抗１４を介して負極電圧源２０に接続され
る。
うにＰチヤネルMOSトランジスタ１７のバツ
ク・ゲート端子１５ｄに第１の抵抗１３を介して
正極電圧源１６に接続し、また該PNPトランジ
スタ１７のコレクタ領域であるＰ形エピタキシヤ
ル層１９の取り出し点（コレクタ端子１５ｅ）を
ベース領域である該Ｎ−WELL層１８より大き
く離れた位置とする。これにより回路的にはコレ
クタ抵抗１４を挿入したと等価となる。よつて該
寄生PNPトランジスタ１７のコレクタはコレク
タ抵抗１４を介して負極電圧源２０に接続され
る。
以上述べた抵抗１３，１４を挿入することで、
該ＰチヤネルMOSトランジスタ１５は大振幅入
力信号が入力されたとしても、該抵抗１３，１４
で電流制限され破壊しない。
該ＰチヤネルMOSトランジスタ１５は大振幅入
力信号が入力されたとしても、該抵抗１３，１４
で電流制限され破壊しない。
第１０図は本発明のMOSトランジスタ１をサ
ンプル・ホールド回路に適用した実施例である。
第１０図において、入力信号２はバツフア・アン
プ１０を介してMOSトランジスタ１のソース端
子１ａに入力され、ドレイン端子１ｂはホールド
容量１６がアース間とに接続され、またバツフア
アンプ１５に接続される。上記サンプル・ホール
ド回路の動作については周知の通りである。
ンプル・ホールド回路に適用した実施例である。
第１０図において、入力信号２はバツフア・アン
プ１０を介してMOSトランジスタ１のソース端
子１ａに入力され、ドレイン端子１ｂはホールド
容量１６がアース間とに接続され、またバツフア
アンプ１５に接続される。上記サンプル・ホール
ド回路の動作については周知の通りである。
以上述べたように本発明によればMOSトラン
ジスタだけによる簡単な構成で、ひずみ率の良好
なスイツチ回路を得るときに生じる寄生NPNト
ランジスタによる大入力振幅時のMOSトランジ
スタの破壊を防止する簡単な方法を実現すること
ができ便利なものである。
ジスタだけによる簡単な構成で、ひずみ率の良好
なスイツチ回路を得るときに生じる寄生NPNト
ランジスタによる大入力振幅時のMOSトランジ
スタの破壊を防止する簡単な方法を実現すること
ができ便利なものである。
第１図はMOSトランジスタスイツチの基本回
路図、第２図はMOSトランジスタのIC構成図、
第３図はMOSトランジスタの内部抵抗の特性図、
第４図は従来の回路図、第５図はIC構成図、第
６図は本発明の実施例を示す回路図、第７図は
IC構成図、第８図は本発明の他の実施例を示す
回路図、第９図はIC構成図、第１０図は本発明
のスイツチ回路をサンプル・ホールド回路に適用
した具体回路図を示す。 １ａ……ソース端子、１ｂ……ドレイン端子、
１ｃ……ゲート端子、１ｄ……バツク・ゲート端
子、１ｅ……エピタキシヤル（Ep）端子、３…
…負電源、５……正電源、６……エピタキシヤル
層、７……Ｐ−WELL層、８，８……拡散層、
１３，１４……抵抗。
路図、第２図はMOSトランジスタのIC構成図、
第３図はMOSトランジスタの内部抵抗の特性図、
第４図は従来の回路図、第５図はIC構成図、第
６図は本発明の実施例を示す回路図、第７図は
IC構成図、第８図は本発明の他の実施例を示す
回路図、第９図はIC構成図、第１０図は本発明
のスイツチ回路をサンプル・ホールド回路に適用
した具体回路図を示す。 １ａ……ソース端子、１ｂ……ドレイン端子、
１ｃ……ゲート端子、１ｄ……バツク・ゲート端
子、１ｅ……エピタキシヤル（Ep）端子、３…
…負電源、５……正電源、６……エピタキシヤル
層、７……Ｐ−WELL層、８，８……拡散層、
１３，１４……抵抗。
Claims (1)
- １ 第１導電形シリコンウエハー上に第２導電形
シリコンのエピタキシヤル層を成長させ該エピタ
キシヤル層に第１導電形シリコンを拡散して第１
導電−WELL層を形成し、該第１導電−WELL
層に第１の第１導電形シリコン拡散、第２の第２
導電形シリコン拡散を行ない、該第１、第２の第
２導電形拡散層にまたがつてシリコン酸化膜
（SiO2）を形成し、第１、第２の拡散層に電極を
設け、それぞれ第１の端子、第２の端子とし、該
シリコン酸化膜上にも電極を設けて第３の端子と
し、該第１導電−WELL層にも電極を設け第４
の端子とし、また該エピタキシヤル層に電極を設
け第５の端子を構成したMOSトランジスタにお
いて、第１の端子を入力端子、第２の端子を出力
端子、第３の端子を制御端子とし、第４の端子を
第１の抵抗を介して第１極性電源に接続し、該エ
ピタキシヤル層の電極を該第１導電−WELL層
より離れた位置に電極を設け、等価的に該第１導
電−WELL層と第５の端子間に第２の抵抗を介
して第２極性電源に接続したことを特徴とする
MOSトランジスタアナログスイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132933A JPS5758362A (en) | 1980-09-26 | 1980-09-26 | Mos transistor analog switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132933A JPS5758362A (en) | 1980-09-26 | 1980-09-26 | Mos transistor analog switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758362A JPS5758362A (en) | 1982-04-08 |
| JPS6336145B2 true JPS6336145B2 (ja) | 1988-07-19 |
Family
ID=15092887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55132933A Granted JPS5758362A (en) | 1980-09-26 | 1980-09-26 | Mos transistor analog switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758362A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2733796B2 (ja) * | 1990-02-13 | 1998-03-30 | セイコーインスツルメンツ株式会社 | スイッチ回路 |
| JP2012054694A (ja) * | 2010-08-31 | 2012-03-15 | On Semiconductor Trading Ltd | 双方向スイッチおよびそれを用いたスイッチ回路 |
-
1980
- 1980-09-26 JP JP55132933A patent/JPS5758362A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758362A (en) | 1982-04-08 |
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