JPS6135635B2 - - Google Patents
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- JPS6135635B2 JPS6135635B2 JP53157432A JP15743278A JPS6135635B2 JP S6135635 B2 JPS6135635 B2 JP S6135635B2 JP 53157432 A JP53157432 A JP 53157432A JP 15743278 A JP15743278 A JP 15743278A JP S6135635 B2 JPS6135635 B2 JP S6135635B2
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Landscapes
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は入力側にゲート絶縁膜保護装置を持
ち、主電源の電圧が停電等により一定の電圧より
も低下した時に、電池等の補助電源により動作す
る相補型絶縁ゲート電界効果トランジスタ（以下
CMOSと称する）により構成された半導体記憶回
路装置（以下メモリあるいはメモリ装置と称す
る）に関する。
ち、主電源の電圧が停電等により一定の電圧より
も低下した時に、電池等の補助電源により動作す
る相補型絶縁ゲート電界効果トランジスタ（以下
CMOSと称する）により構成された半導体記憶回
路装置（以下メモリあるいはメモリ装置と称す
る）に関する。
揮発性のメモリの主電源として、商用の交流電
圧を整流したものを使う場合、停電等により主電
源の電圧が一定の値よりも低下すると、上記メモ
リに記憶された情報が消えてしまい望ましくな
い。
圧を整流したものを使う場合、停電等により主電
源の電圧が一定の値よりも低下すると、上記メモ
リに記憶された情報が消えてしまい望ましくな
い。
そのため、停電等により主電源の電圧が一定の
値よりも低下したとき、電池等の補助電源により
メモリをバツクアツプして、記憶された情報が消
えるのを防止する方法がとられる。
値よりも低下したとき、電池等の補助電源により
メモリをバツクアツプして、記憶された情報が消
えるのを防止する方法がとられる。
この場合、補助電源の電圧をメモリに記憶され
た情報が消えない程度の小さい値とすることによ
つて消費電力を低下させることができ、その結
果、補助電源によるメモリのバツクアツプを長時
間にわたつて行なわせるようにすることができ
る。
た情報が消えない程度の小さい値とすることによ
つて消費電力を低下させることができ、その結
果、補助電源によるメモリのバツクアツプを長時
間にわたつて行なわせるようにすることができ
る。
また、バイポーラトランジスタや単チヤンネル
の絶縁ゲート型電界効果トランジスタ（FET）
によつて構成された回路に対し、周知のように
CMOSによつて構成された回路の方が低消費電力
であるので、メモリをCMOSで構成することによ
つて、上記補助電源の消費電力を更に低下させる
ことができ、その結果、補助電源によつてメモリ
をバツクアツプできる時間を更に増加させること
ができるようになる。
の絶縁ゲート型電界効果トランジスタ（FET）
によつて構成された回路に対し、周知のように
CMOSによつて構成された回路の方が低消費電力
であるので、メモリをCMOSで構成することによ
つて、上記補助電源の消費電力を更に低下させる
ことができ、その結果、補助電源によつてメモリ
をバツクアツプできる時間を更に増加させること
ができるようになる。
しかしながら、検討によれば、補助電源でバツ
クアツプされるCMOSメモリは、記憶情報の破壊
やサイリスタ現象による異状電流による破壊を引
き起しやすいことが明らかとなつた。
クアツプされるCMOSメモリは、記憶情報の破壊
やサイリスタ現象による異状電流による破壊を引
き起しやすいことが明らかとなつた。
従つて、この発明の目的は、記憶情報の破壊や
メモリ装置自体の破壊の起らないCMOSメモリ装
置を提供することにある。
メモリ装置自体の破壊の起らないCMOSメモリ装
置を提供することにある。
この発明の他の目的は補助電源を持つ電源から
電源電圧を受けるメモリ装置であつて、記憶情報
の破壊やメモリ装置自体の破壊の起らないCMOS
メモリ装置を提供することにある。
電源電圧を受けるメモリ装置であつて、記憶情報
の破壊やメモリ装置自体の破壊の起らないCMOS
メモリ装置を提供することにある。
第１図には、停電時に補助電源から電源電圧が
供給されるCMOSで構成されたメモリ装置と、
このメモリ装置の入力端子Dinに接続された入
力装置及びメモリ装置の出力端子Doutに接
続された出力装置とが示されている。
供給されるCMOSで構成されたメモリ装置と、
このメモリ装置の入力端子Dinに接続された入
力装置及びメモリ装置の出力端子Doutに接
続された出力装置とが示されている。
上記各装置〜に対する主電源（図示しな
い）の電圧は、例えば5Vとされる。これに対
し、バツテリから成る補助電源（図示しない）の
電圧は例えば2Vとされる。
い）の電圧は、例えば5Vとされる。これに対
し、バツテリから成る補助電源（図示しない）の
電圧は例えば2Vとされる。
主電源の電圧が低下したとき、上記各装置〜
の全体を補助電源によつて長時間にわたつて動
作させることは適当でなく、したがつて、補助電
源は、入力装置、出力装置の動作停止前の各
種情報を記憶させておく必要の有るCMOSメモリ
装置のみに結合されている。
の全体を補助電源によつて長時間にわたつて動
作させることは適当でなく、したがつて、補助電
源は、入力装置、出力装置の動作停止前の各
種情報を記憶させておく必要の有るCMOSメモリ
装置のみに結合されている。
入力装置は、特に制限されないが、図示のよ
うにトランジスタQ1とターリントントランジス
タQ2，Q3からなるプツシユプル出力回路を持つ
ている。出力装置３は、トランジスタQ4，Q5、
抵抗R2〜R4、ダイオードD1からなるTTL入力回
路を持つている。
うにトランジスタQ1とターリントントランジス
タQ2，Q3からなるプツシユプル出力回路を持つ
ている。出力装置３は、トランジスタQ4，Q5、
抵抗R2〜R4、ダイオードD1からなるTTL入力回
路を持つている。
CMOSメモリ装置は、特に制限されないが、
第２図及び第３図に示すように上記入力装置か
らの出力信号を外部端子T1を介して受けるＰチ
ヤンネル型FETQ6とＮチヤンネル型FETQ7とか
らなる入力回路と、外部端子T2を介して出力装
置の入力端に出力信号を供給するＰチヤンネル型
FETQ8とＮチヤンネル型FETQ9とからなる出力
回路とを持つている。
第２図及び第３図に示すように上記入力装置か
らの出力信号を外部端子T1を介して受けるＰチ
ヤンネル型FETQ6とＮチヤンネル型FETQ7とか
らなる入力回路と、外部端子T2を介して出力装
置の入力端に出力信号を供給するＰチヤンネル型
FETQ8とＮチヤンネル型FETQ9とからなる出力
回路とを持つている。
上記メモリ装置の入力端子にはFETQ6，Q7
のゲート絶縁膜を過大電圧から保護するためにダ
イオードD2，D3から成る保護回路が設けられ
る。
のゲート絶縁膜を過大電圧から保護するためにダ
イオードD2，D3から成る保護回路が設けられ
る。
CMOSメモリ装置のＰチヤンネル型FET
は、例えばＮチヤンネル型シリコン基板に形成さ
れ、Ｎチヤンネル型FETは、上記基板に形成さ
れたＰ型ウエル領域に形成される。同様にダイオ
ードD2はＰ型ウエル領域に形成され、ダイオー
ドD3は上記基板に形成される。
は、例えばＮチヤンネル型シリコン基板に形成さ
れ、Ｎチヤンネル型FETは、上記基板に形成さ
れたＰ型ウエル領域に形成される。同様にダイオ
ードD2はＰ型ウエル領域に形成され、ダイオー
ドD3は上記基板に形成される。
なお基板とＰチヤンネル型FETQ8のドレイン
との間及びウエル領域とＮチヤンネル型FETQ9
のドレインとの間にそれぞれPN接合ができるた
め第３図のように、出力端子にそれぞれダイオー
ドD4，D5が実質的に構成される。
との間及びウエル領域とＮチヤンネル型FETQ9
のドレインとの間にそれぞれPN接合ができるた
め第３図のように、出力端子にそれぞれダイオー
ドD4，D5が実質的に構成される。
上記の構成において、商用電源の停電による主
電源の電圧低下によつて、CMOSメモリ装置が
バツテリーから成る補助電源からの電源電圧を受
けるようになつても、主電源の変化特性及び入力
装置、出力装置の遅延特性によつて、入力装
置の出力端子からCMOSメモリ装置の入力端
子もしくは出力装置の入力端子からCMOSメモ
リ装置の出力端子に補助電源の電圧よりも大きい
電圧が加わることが有る。
電源の電圧低下によつて、CMOSメモリ装置が
バツテリーから成る補助電源からの電源電圧を受
けるようになつても、主電源の変化特性及び入力
装置、出力装置の遅延特性によつて、入力装
置の出力端子からCMOSメモリ装置の入力端
子もしくは出力装置の入力端子からCMOSメモ
リ装置の出力端子に補助電源の電圧よりも大きい
電圧が加わることが有る。
逆に停電が回復して主電源が充分大きい値にに
なつたとき、補助電源から主電源に切換わる動作
が遅れると入力装置、出力装置，の出力又は
入力電圧がメモリ装置の電源電圧よりも大きい
電圧が加わることがある。
なつたとき、補助電源から主電源に切換わる動作
が遅れると入力装置、出力装置，の出力又は
入力電圧がメモリ装置の電源電圧よりも大きい
電圧が加わることがある。
このようにメモリ装置の電源電圧よりも高い
電圧がメモリ装置の入力端子Dinあるいは出力端
子Doutに加わると、メモリ装置の入力端子に接
続された保護回路のダイオードD2，D3のうちD2
が順方向バイアス状態となり、順方向電流が流れ
たりあるいは、メモリ装置の出力端子に接続され
たＰチヤンネル型FETのドレイン接合が順方向
バイアス状態となり、同様に順方向電流が流れた
りする。
電圧がメモリ装置の入力端子Dinあるいは出力端
子Doutに加わると、メモリ装置の入力端子に接
続された保護回路のダイオードD2，D3のうちD2
が順方向バイアス状態となり、順方向電流が流れ
たりあるいは、メモリ装置の出力端子に接続され
たＰチヤンネル型FETのドレイン接合が順方向
バイアス状態となり、同様に順方向電流が流れた
りする。
上記の順方向電流によつて半導体基板に小数キ
ヤリヤが注入され、この注入された小数キヤリヤ
によつて寄生バイポーラトランジスタが動作する
ようになる。寄生バイポーラトランジスタによつ
て、CMOSメモリ装置の内部回路、例えばメモリ
セルに不所望な電流が流れるようになり、記憶情
報が破壊したり、回路が誤動作をするようにな
る。他方、半導体基板、Ｐウエル領域、Ｐチヤン
ネル型FET、Ｎチヤンネル型FETの各領域によ
つてPNPN構造が構成されており、上記のように
小数キヤリヤが注入されると、サイリスタ動作が
起り、電源端子間に過大電流が流れる。この過大
電流によつて、CMOSメモリ装置が破壊する。
ヤリヤが注入され、この注入された小数キヤリヤ
によつて寄生バイポーラトランジスタが動作する
ようになる。寄生バイポーラトランジスタによつ
て、CMOSメモリ装置の内部回路、例えばメモリ
セルに不所望な電流が流れるようになり、記憶情
報が破壊したり、回路が誤動作をするようにな
る。他方、半導体基板、Ｐウエル領域、Ｐチヤン
ネル型FET、Ｎチヤンネル型FETの各領域によ
つてPNPN構造が構成されており、上記のように
小数キヤリヤが注入されると、サイリスタ動作が
起り、電源端子間に過大電流が流れる。この過大
電流によつて、CMOSメモリ装置が破壊する。
この発明に従うと、CMOSメモリ装置の外部端
子に接続する入力端子及び出力端子は、各種素子
のPN接合を構成するための半導体領域のうちの
一方の導電型の半導体領域だけ、言いかえると入
力装置の出力端子又は出力装置の入力端子からの
高い電圧に対しても上記素子のPN接合が順方向
バイアスとならない半導体領域だけに接続され
る。
子に接続する入力端子及び出力端子は、各種素子
のPN接合を構成するための半導体領域のうちの
一方の導電型の半導体領域だけ、言いかえると入
力装置の出力端子又は出力装置の入力端子からの
高い電圧に対しても上記素子のPN接合が順方向
バイアスとならない半導体領域だけに接続され
る。
そのために、外部端子に接続する入力端子に
は、例えば一種類だけの保護ダイオードが接続さ
れる。出力端子に接続するFETは一方の導電型
にだけ制限される。
は、例えば一種類だけの保護ダイオードが接続さ
れる。出力端子に接続するFETは一方の導電型
にだけ制限される。
CMOSメモリ装置による出力装置の駆動能力を
高めるためにはこのCMOSメモリ装置の出力回路
はプツシユプル構成にされる必要がある。このよ
うな場合、本発明によると出力回路は一方の導電
型のFETとバイポーラトランジスタとによつて
構成される。その結果、出力端子には一方の導電
型の半導体領域のみが接続されることになる。こ
のようなFETとバイポーラトランジスタとの組
合せは、CMOSメモリ装置の製造工程を変更する
ことなく実施することができる。
高めるためにはこのCMOSメモリ装置の出力回路
はプツシユプル構成にされる必要がある。このよ
うな場合、本発明によると出力回路は一方の導電
型のFETとバイポーラトランジスタとによつて
構成される。その結果、出力端子には一方の導電
型の半導体領域のみが接続されることになる。こ
のようなFETとバイポーラトランジスタとの組
合せは、CMOSメモリ装置の製造工程を変更する
ことなく実施することができる。
本発明の一実施例によれば、同一半導体基板上
に入力回路、揮発性メモリ回路及び出力回路を構
成する第１導電型FETと第２導電型FET及びバ
イポーラトランジスタが形成され、上記第１導電
型FETは上記半導体基板に形成され、上記第２
導電型FETは上記半導体基板に形成された第１
導電型ウエル領域に形成され、上記出力回路は出
力端子に接続する第２導電型FETと第２導電型
エミツタを持つバイポーラトランジスタを含み上
記出力端子に第２導電型半導体領域のみを接続す
る構成とされ、上記入力回路は入力端子と入力用
FETのゲートとの間に設けられた抵抗素子とこ
の抵抗素子のどちらか一端又は両端と回路の接地
点との間に設けられた上記入力用FETのゲート
絶縁膜の破壊電圧よりも低い降伏電圧の保護用
PN接合素子を含み、上記抵抗素子の上記一端又
は両端には第２導電型半導体領域のみが接続され
るようにされてなる半導体記憶回路装置が提供さ
れる。
に入力回路、揮発性メモリ回路及び出力回路を構
成する第１導電型FETと第２導電型FET及びバ
イポーラトランジスタが形成され、上記第１導電
型FETは上記半導体基板に形成され、上記第２
導電型FETは上記半導体基板に形成された第１
導電型ウエル領域に形成され、上記出力回路は出
力端子に接続する第２導電型FETと第２導電型
エミツタを持つバイポーラトランジスタを含み上
記出力端子に第２導電型半導体領域のみを接続す
る構成とされ、上記入力回路は入力端子と入力用
FETのゲートとの間に設けられた抵抗素子とこ
の抵抗素子のどちらか一端又は両端と回路の接地
点との間に設けられた上記入力用FETのゲート
絶縁膜の破壊電圧よりも低い降伏電圧の保護用
PN接合素子を含み、上記抵抗素子の上記一端又
は両端には第２導電型半導体領域のみが接続され
るようにされてなる半導体記憶回路装置が提供さ
れる。
また、商用電源をもとにして得られた主電源に
よつて動作する入力装置からの出力信号を入力端
子に受け、出力端子の信号を上記主電源によつて
動作する出力装置に供給し、上記主電源の正常出
力電圧よりも低い出力電圧の補助電源と上記主電
源に結合し、上記主電源の出力電圧低下時に上記
補助電源から電源電圧を受ける半導体記憶回路装
置であつて、同一半導体基板上に入力回路、揮発
性メモリ回路及び出力回路を構成する第１導電型
FETと第２導電型FET及びバイポーラトランジ
スタが形成され、上記第１導電型FETは上記半
導体基板に形成され、上記第２導電型FETは上
記半導体基板に形成された第１導電型ウエル領域
に形成され、上記出力回路は出力端子に接続する
第２導電型FETと第２導電型エミツタを持つバ
イポーラトランジスタを含み上記出力端子に第２
導電型半導体領域のみを接続する構成とされ、上
記入力回路は入力端子と入力用FETのゲートと
の間に設けられた抵抗素子とこの抵抗素子のどち
らか一端又は両端と回路の接地点との間に設けら
れた上記入力用FETのゲート絶縁膜の破壊電圧
よりも低い降伏電圧の保護用PN接合素子を含
み、上記抵抗素子の上記一端又は両端には第２導
電型半導体領域のみが接続されるようになつてい
る半導体記憶回路装置が提供される。
よつて動作する入力装置からの出力信号を入力端
子に受け、出力端子の信号を上記主電源によつて
動作する出力装置に供給し、上記主電源の正常出
力電圧よりも低い出力電圧の補助電源と上記主電
源に結合し、上記主電源の出力電圧低下時に上記
補助電源から電源電圧を受ける半導体記憶回路装
置であつて、同一半導体基板上に入力回路、揮発
性メモリ回路及び出力回路を構成する第１導電型
FETと第２導電型FET及びバイポーラトランジ
スタが形成され、上記第１導電型FETは上記半
導体基板に形成され、上記第２導電型FETは上
記半導体基板に形成された第１導電型ウエル領域
に形成され、上記出力回路は出力端子に接続する
第２導電型FETと第２導電型エミツタを持つバ
イポーラトランジスタを含み上記出力端子に第２
導電型半導体領域のみを接続する構成とされ、上
記入力回路は入力端子と入力用FETのゲートと
の間に設けられた抵抗素子とこの抵抗素子のどち
らか一端又は両端と回路の接地点との間に設けら
れた上記入力用FETのゲート絶縁膜の破壊電圧
よりも低い降伏電圧の保護用PN接合素子を含
み、上記抵抗素子の上記一端又は両端には第２導
電型半導体領域のみが接続されるようになつてい
る半導体記憶回路装置が提供される。
以下実施例に基づいて本発明を詳しく説明す
る。
る。
第４図ないし第６図は本発明を実施したメモリ
の入力段の回路メモリセル回路及びび出力段の回
路の回路図である。
の入力段の回路メモリセル回路及びび出力段の回
路の回路図である。
第４図の入力段回路において、メモリへの入力
信号は入力パツドDinに供給される。この信号は
保護ダイオードとの組合せにより入力パツドDin
に加わる過大電圧を制限するポリシリコン等の抵
抗１５を介して、Ｐチヤンネル型FET（以下Ｐ
型FETと称する）Tr1のゲートとＮチヤンネル型
FET（以下Ｎ型FETと称する）Tr2のゲートに供
給される。このＰ型FETTr1とＮ型FETTr2のド
レインは互いに共通に接続され、この接続点から
次段の回路（図示しない）に供給される。上記Ｐ
型FETTr1のソースは電源ＶCC1に接続され、Ｎ
型FETTr2のソースは接地点に接続されている。
さらに上記入力信号が負の過大は電圧の時に順方
向バイアスされ、Ｎ型FETTr2及びＰ型FETTr1
へ供給される信号の電圧を一定にクランプするた
めのゲート絶縁膜保護用クランプダイオードD1
が上記Ｎ型FETTr2、Ｐ型FETTr1のゲートと接
地電位点との間に接続されている。
信号は入力パツドDinに供給される。この信号は
保護ダイオードとの組合せにより入力パツドDin
に加わる過大電圧を制限するポリシリコン等の抵
抗１５を介して、Ｐチヤンネル型FET（以下Ｐ
型FETと称する）Tr1のゲートとＮチヤンネル型
FET（以下Ｎ型FETと称する）Tr2のゲートに供
給される。このＰ型FETTr1とＮ型FETTr2のド
レインは互いに共通に接続され、この接続点から
次段の回路（図示しない）に供給される。上記Ｐ
型FETTr1のソースは電源ＶCC1に接続され、Ｎ
型FETTr2のソースは接地点に接続されている。
さらに上記入力信号が負の過大は電圧の時に順方
向バイアスされ、Ｎ型FETTr2及びＰ型FETTr1
へ供給される信号の電圧を一定にクランプするた
めのゲート絶縁膜保護用クランプダイオードD1
が上記Ｎ型FETTr2、Ｐ型FETTr1のゲートと接
地電位点との間に接続されている。
第５図のメモリ回路は、電源に対し直列接続さ
れたＰ型FETTr3とＮ型FETTr4からなる第１の
インバータとＰ型FETTr5とＮ型FETTr6からな
る第２のインバータとトランスフアーゲートとし
てのＮ型FETTr9、Tr10から成る。第１のインバ
ータと第２のインバータの入出力端子間が交差接
続されていることにより、フリツプフロツプが構
成される。第１のインバータが高レベルの信号を
出力しているなら、第２のインバータは低レベル
の信号を出力する。この状態が例えば記憶情報の
“１”と対応する。この状態において、Tr3がオ
ン状態であるのに対しTr4がオフ状態であるの
で、電源ＶCC1からTr3とTr4の直列経路には直流
電流は流れない。同様に第２のインバータにおい
てもTr5とTr6の相補動作によつて、電源ＶCC1か
らは直流電流は流れ込まない。選択状態において
信号φａが高レベルとされ、トランスフアゲート
FETTr9，Tr10がオン状態となる。この状態にお
いて、上記FETTr9，Tr10を介してフリツプフロ
ツプの記憶情報が読み出されるかもしくはフリツ
プフロツプに情報が書き込まれる。メモリセルが
情報を保持するための電源電圧ＶCC1の最低値は
ほぼTr3〜Tr6のしきい値電圧によつて制限され
る。
れたＰ型FETTr3とＮ型FETTr4からなる第１の
インバータとＰ型FETTr5とＮ型FETTr6からな
る第２のインバータとトランスフアーゲートとし
てのＮ型FETTr9、Tr10から成る。第１のインバ
ータと第２のインバータの入出力端子間が交差接
続されていることにより、フリツプフロツプが構
成される。第１のインバータが高レベルの信号を
出力しているなら、第２のインバータは低レベル
の信号を出力する。この状態が例えば記憶情報の
“１”と対応する。この状態において、Tr3がオ
ン状態であるのに対しTr4がオフ状態であるの
で、電源ＶCC1からTr3とTr4の直列経路には直流
電流は流れない。同様に第２のインバータにおい
てもTr5とTr6の相補動作によつて、電源ＶCC1か
らは直流電流は流れ込まない。選択状態において
信号φａが高レベルとされ、トランスフアゲート
FETTr9，Tr10がオン状態となる。この状態にお
いて、上記FETTr9，Tr10を介してフリツプフロ
ツプの記憶情報が読み出されるかもしくはフリツ
プフロツプに情報が書き込まれる。メモリセルが
情報を保持するための電源電圧ＶCC1の最低値は
ほぼTr3〜Tr6のしきい値電圧によつて制限され
る。
第６図の出力段回路は、揮発性のメモリからの
信号が分岐され、一方がインバータ１９を介して
反転され、これがNPN型バイポーラトランジス
タTr4のベースに供給され、分岐された他方がＮ
型FETTr8のゲートに供給される。このＮ型
FETTr8のドレインと、NPN型バイポーラトラン
ジスタTr7のエミツタとが、メモリの出力パツド
Doutに接続されている。また上記NPN型バイポ
ーラトランジスタTr7のコレクタは電源ＶCC1に、
上記Ｎ型FETTr8のソースは接地点にそれぞれ接
続されている。なお、Ｎ型FETTr8のドレインと
接地点との間には、このFETTr8のドレイン接合
によつて実質的に構成されるダイオードD2が存
在する。
信号が分岐され、一方がインバータ１９を介して
反転され、これがNPN型バイポーラトランジス
タTr4のベースに供給され、分岐された他方がＮ
型FETTr8のゲートに供給される。このＮ型
FETTr8のドレインと、NPN型バイポーラトラン
ジスタTr7のエミツタとが、メモリの出力パツド
Doutに接続されている。また上記NPN型バイポ
ーラトランジスタTr7のコレクタは電源ＶCC1に、
上記Ｎ型FETTr8のソースは接地点にそれぞれ接
続されている。なお、Ｎ型FETTr8のドレインと
接地点との間には、このFETTr8のドレイン接合
によつて実質的に構成されるダイオードD2が存
在する。
第７図は、本発明を実施した第４図，第６図の
回路をＮ型半導体基板１の一主表面に形成した装
置の断面図を示してある。但し、半導体基板の一
主表面に設けられた２酸化シリコン膜１４は、理
解を容量にするためにポリシリコンの抵抗１５を
半導体基板１から絶縁するために設けた部分以外
は省略してある。
回路をＮ型半導体基板１の一主表面に形成した装
置の断面図を示してある。但し、半導体基板の一
主表面に設けられた２酸化シリコン膜１４は、理
解を容量にするためにポリシリコンの抵抗１５を
半導体基板１から絶縁するために設けた部分以外
は省略してある。
また、第５図に示す様な揮発性のメモリセル
も、この半導体基板１の主表面に形成されている
が本発明を説明する上で特に必要としないため省
略してある。
も、この半導体基板１の主表面に形成されている
が本発明を説明する上で特に必要としないため省
略してある。
第７図は、第４図に示すＰ型FETTr1のソー
ス、ドレインがそれぞれＮ型半導体基板１の主表
面に形成されたＰ型半導体領域４，５によつて構
成され、ゲートが薄い２酸化シリコン膜を介して
上記半導体基板１上に形成された電極１６によつ
て構成されている。同様にＮ型FETTr2のソース
及びドレインは、半導体基板１に形成されたＰ型
半導体ウエル６に形成されたＮ型半導体領域８及
び７によつて構成され、ゲートは薄い２酸化シリ
コン膜の上に設けられた電極１７によつて構成さ
れている。さらにクランプ用のダイオードD1
は、半導体基板１に形成されたＰ型半導体領域２
と、このＰ型半導体領域２の上に形成されている
Ｎ型半導体領域３との間のPN接合によつて構成
され、抵抗１５は２酸化シリコン膜１４上に形成
されていることにより半導体基板１から絶縁され
ているポリシリコン層によつて構成されている。
ス、ドレインがそれぞれＮ型半導体基板１の主表
面に形成されたＰ型半導体領域４，５によつて構
成され、ゲートが薄い２酸化シリコン膜を介して
上記半導体基板１上に形成された電極１６によつ
て構成されている。同様にＮ型FETTr2のソース
及びドレインは、半導体基板１に形成されたＰ型
半導体ウエル６に形成されたＮ型半導体領域８及
び７によつて構成され、ゲートは薄い２酸化シリ
コン膜の上に設けられた電極１７によつて構成さ
れている。さらにクランプ用のダイオードD1
は、半導体基板１に形成されたＰ型半導体領域２
と、このＰ型半導体領域２の上に形成されている
Ｎ型半導体領域３との間のPN接合によつて構成
され、抵抗１５は２酸化シリコン膜１４上に形成
されていることにより半導体基板１から絶縁され
ているポリシリコン層によつて構成されている。
第６図に示されているNPN型バイポーラトラ
ンジスタTr7のコレクタは半導体基板１と兼用さ
れており、ベースは、この半導体基板１に形成さ
れたＰ型半導体領域９によつて構成され、エミツ
タは、このＰ型半導体領域９に形成されたＮ型半
導体領域１０によつて構成されている。またＮ型
FETTr8のソース及びドレインは、この半導体基
板１の上に形成されたＰ型半導体ウエル１１に形
成されたＮ型半導体領域１３及び１２によつて構
成されゲートは薄い２酸化シリコン膜により半導
体基板１と分離された電極１８によつて構成され
ている。ダイオードD2はＮ型半導体領域１２と
Ｐ型半導体ウエル１１との間のPN接合によつて
構成されている。
ンジスタTr7のコレクタは半導体基板１と兼用さ
れており、ベースは、この半導体基板１に形成さ
れたＰ型半導体領域９によつて構成され、エミツ
タは、このＰ型半導体領域９に形成されたＮ型半
導体領域１０によつて構成されている。またＮ型
FETTr8のソース及びドレインは、この半導体基
板１の上に形成されたＰ型半導体ウエル１１に形
成されたＮ型半導体領域１３及び１２によつて構
成されゲートは薄い２酸化シリコン膜により半導
体基板１と分離された電極１８によつて構成され
ている。ダイオードD2はＮ型半導体領域１２と
Ｐ型半導体ウエル１１との間のPN接合によつて
構成されている。
なお、図示していないがＮ型半導体基板１に
は、高不純物のＮ型半導体領域、Ｐ型半導体ウエ
ルには、高不純物のＰ型半導体領域のチヤンネ
ル・ストツパを設けることができる。
は、高不純物のＮ型半導体領域、Ｐ型半導体ウエ
ルには、高不純物のＰ型半導体領域のチヤンネ
ル・ストツパを設けることができる。
上記構成では、メモリの入力パツドDinは、２
酸化シリコン膜１４により半導体基板１に対して
絶縁されたポリシリコン層１４を介してＰ型
FETTr1及びＮ型FETTr2のそれぞれのゲート電
極１６及び１７と、このFETTr1，Tr2のゲート
絶縁膜保護用PN接合素子を形成するＮ型半導体
領域８に接続されているだけで、半導体基板１に
対してPN接合を形成する半導体領域には接続さ
れていない。このため、メモリの入力パツドDin
にこのメモリの電源電圧を超える電圧が加わつた
場合、このメモリの電源電圧を超える電圧は上記
ゲート絶縁膜保護用PN接合素子を形成するＮ型
半導体領域３とＰ型半導体領域２との間のPN接
合を逆方向バイアスするだけで、半導体基板１へ
少数キヤリヤを注入することはない。
酸化シリコン膜１４により半導体基板１に対して
絶縁されたポリシリコン層１４を介してＰ型
FETTr1及びＮ型FETTr2のそれぞれのゲート電
極１６及び１７と、このFETTr1，Tr2のゲート
絶縁膜保護用PN接合素子を形成するＮ型半導体
領域８に接続されているだけで、半導体基板１に
対してPN接合を形成する半導体領域には接続さ
れていない。このため、メモリの入力パツドDin
にこのメモリの電源電圧を超える電圧が加わつた
場合、このメモリの電源電圧を超える電圧は上記
ゲート絶縁膜保護用PN接合素子を形成するＮ型
半導体領域３とＰ型半導体領域２との間のPN接
合を逆方向バイアスするだけで、半導体基板１へ
少数キヤリヤを注入することはない。
また、メモリの出力パツドDoutもＰ型ウエル
領域１１に形成されたＮ型FETTr8のドレイン領
域１２と、NPN型バイポーラトランジスタTr7の
エミツタ領域１０とに接続されているだけで、半
導体基板とPN接合を形成する半導体領域とは接
続されていない。そのためこのメモリの出力パツ
ドDoutにこのメモリの電源電圧を超える電圧が
加わつた場合、この電圧は上記NPN型バイポー
ラトランジスタTr7のエミツタ領域１０とベース
領域９との間のPN接合及び上記Ｐ型ウエル領域
１１と上記ドレイン領域１２との間のPN接合を
それぞれ逆方向バイアスするだけで、上記Ｎ型
FETTr8がオン状態でないかぎり、半導体基板１
へ少数キヤリヤを注入することはない。
領域１１に形成されたＮ型FETTr8のドレイン領
域１２と、NPN型バイポーラトランジスタTr7の
エミツタ領域１０とに接続されているだけで、半
導体基板とPN接合を形成する半導体領域とは接
続されていない。そのためこのメモリの出力パツ
ドDoutにこのメモリの電源電圧を超える電圧が
加わつた場合、この電圧は上記NPN型バイポー
ラトランジスタTr7のエミツタ領域１０とベース
領域９との間のPN接合及び上記Ｐ型ウエル領域
１１と上記ドレイン領域１２との間のPN接合を
それぞれ逆方向バイアスするだけで、上記Ｎ型
FETTr8がオン状態でないかぎり、半導体基板１
へ少数キヤリヤを注入することはない。
従つて停電等によりこのメモリの電源が主電源
から補助電源にかわる時、あるいは停電等が回復
しててメモリの電源が補助電源から主電源にかわ
る時に入力装置あるいは出力装置からメモリの入
力パツドDinあるいは出力パツドDoutにメモリの
電源電圧を超える電圧が加わつても半導体基板１
へ少数キヤリヤが注入されることがないため、寄
生バイポーラトランジスタ及び寄生サイリスタが
動作しなくなり、回路の誤動作及び電源端子間を
過大電流が流れることによるメモリ装置の破壊が
無くなる。
から補助電源にかわる時、あるいは停電等が回復
しててメモリの電源が補助電源から主電源にかわ
る時に入力装置あるいは出力装置からメモリの入
力パツドDinあるいは出力パツドDoutにメモリの
電源電圧を超える電圧が加わつても半導体基板１
へ少数キヤリヤが注入されることがないため、寄
生バイポーラトランジスタ及び寄生サイリスタが
動作しなくなり、回路の誤動作及び電源端子間を
過大電流が流れることによるメモリ装置の破壊が
無くなる。
なお、本発明では、抵抗１５とダイオードD1
とによりFETのゲート絶縁膜を過大電圧から保
護している。つまり過大な負の電圧に対しては、
ダイオードD1のクランプ作用と抵抗１５の作用
とによりゲートに加わる電圧をゲート絶縁膜破壊
電圧よりも低い電圧にしており、また過大な正の
電圧に対しては、ダイオードD1の降伏電圧をゲ
ート絶縁膜破壊電圧より低い電圧にしておくこと
により、ゲートに加わる電圧をゲート絶縁膜破壊
電圧よりも低い電圧にしている。
とによりFETのゲート絶縁膜を過大電圧から保
護している。つまり過大な負の電圧に対しては、
ダイオードD1のクランプ作用と抵抗１５の作用
とによりゲートに加わる電圧をゲート絶縁膜破壊
電圧よりも低い電圧にしており、また過大な正の
電圧に対しては、ダイオードD1の降伏電圧をゲ
ート絶縁膜破壊電圧より低い電圧にしておくこと
により、ゲートに加わる電圧をゲート絶縁膜破壊
電圧よりも低い電圧にしている。
前記第６図に示した出力回路は、バイポーラト
ランジスタTr7とＮ型FETTr8とを使用している
ので、出力レベル振幅を充分大きくることができ
る。
ランジスタTr7とＮ型FETTr8とを使用している
ので、出力レベル振幅を充分大きくることができ
る。
しかしながら、本発明は、第６図のような出力
回路を持つCMOSメモリに限定されない。出力レ
ベル振幅が比較的小さくても良い場合は、前記の
第４図のような入力回路と、第８図のようなプツ
シユプル動作のＮ型FETTr11，Tr8からなる出力
回路とを持つCMOSメモリとすることができる。
この場合、CMOSメモリの出力パツドDoutに
は、Ｎ型FETTr11のソースとTr8のドレインしか
接続されない。これらのソース・ドレインが同じ
Ｎ型であることから、出力パツドDoutの電位が
前記同様に電源電圧ＶCC1よりも高電位になつて
も、前記と同様に寄生素子が動作することを防ぐ
ことができる。
回路を持つCMOSメモリに限定されない。出力レ
ベル振幅が比較的小さくても良い場合は、前記の
第４図のような入力回路と、第８図のようなプツ
シユプル動作のＮ型FETTr11，Tr8からなる出力
回路とを持つCMOSメモリとすることができる。
この場合、CMOSメモリの出力パツドDoutに
は、Ｎ型FETTr11のソースとTr8のドレインしか
接続されない。これらのソース・ドレインが同じ
Ｎ型であることから、出力パツドDoutの電位が
前記同様に電源電圧ＶCC1よりも高電位になつて
も、前記と同様に寄生素子が動作することを防ぐ
ことができる。
第１図はメモリ装置と、このメモリの入力端子
に接続された入力装置及びこのメモリの出力端子
に接続された出力装置との関係を示す図、第２図
はCMOSにより構成されたメモリ装置の入力段回
路図、第３図はCMOSにより構成されたメモリ装
置の出力段回路図、第４図は本発明を実施した
CMOSにより構成されたメモリ装置の入力段回路
図、第５図はCMOSにより構成されたメモリ・セ
ルの回路図、第６図は本発明を実施したCMOSに
より構成されたメモリ装置の出力段回路図、第７
図は第４図及び第５図の回路を半導体基板に形成
した装置の断面図、第８図は他の出力段回路図で
ある。
に接続された入力装置及びこのメモリの出力端子
に接続された出力装置との関係を示す図、第２図
はCMOSにより構成されたメモリ装置の入力段回
路図、第３図はCMOSにより構成されたメモリ装
置の出力段回路図、第４図は本発明を実施した
CMOSにより構成されたメモリ装置の入力段回路
図、第５図はCMOSにより構成されたメモリ・セ
ルの回路図、第６図は本発明を実施したCMOSに
より構成されたメモリ装置の出力段回路図、第７
図は第４図及び第５図の回路を半導体基板に形成
した装置の断面図、第８図は他の出力段回路図で
ある。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の同一半導体基板上に入力回路、
揮発性メモリ回路及び出力回路を構成する第１導
電型FETと第２導電型FETが形成され、上記第
１導電型FETは上記半導体基板における第２導
電型の半導体領域部に形成され、上記第２導電型
FETは上記半導体基板における第１導電型の半
導体領域部に形成され、上記出力回路は出力端子
に接続される第１導電型FETを含み、上記出力
端子には第１導電型半導体領域のみが接続された
構成とされ、上記入力回路は入力端子と入力用
FETのゲートとの間に設けられた抵抗素子と、
この抵抗素子のどちらか一端又は両端と回路の接
地点との間に設けられた上記入力用FETのゲー
ト絶縁膜の破壊電圧よりも低い降状電圧の保護用
PN接合素子を含み、上記抵抗素子の上記一端又
は両端には第１導電型半導体領域のみが接続され
るようにされていることを特徴とする半導体記憶
回路装置。 ２ 商用電源をもとにして得られた主電源によつ
て動作する入力装置からの出力信号を入力端子に
受け、出力端子の信号を上記主電源によつて動作
する出力装置に供給し、上記主電源の正常出力電
圧よりも低い出力電圧の補助電源と上記主電源に
結合し、上記主電源の出力電圧低下時に上記補助
電源から電源電圧を受ける半導体記憶回路装置で
あつて、第１導電型の同一半導体基板に入力回
路、揮発性メモリ回路及び出力回路を構成する第
１導電型FETと第２導電型FETが形成され、上
記第１導電型FETは上記半導体基板における第
２導電型の半導体領域部に形成され、上記第２導
電型FETは上記半導体基板における第１導電型
の半導体領域部に形成され、上記出力回路は出力
端子に接続される第１導電型FETを含み、上記
出力端子には第１導電型半導体領域のみが接続さ
れた構成とされ、上記入力回路は入力端子と入力
用FETのゲートとの間に設けられた抵抗素子
と、この抵抗素子のどちらか一端又は両端と回路
の接地点との間に設けられた上記入力用FETの
ゲート絶縁膜の破壊電圧よりも低い降伏電圧の保
護用PN接合素子を含み、上記抵抗素子の上記一
端又は両端には第１導電型半導体領域のみが接続
されるようにされてなることを特徴とする半導体
記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15743278A JPS5587391A (en) | 1978-12-22 | 1978-12-22 | Semiconductor memory circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15743278A JPS5587391A (en) | 1978-12-22 | 1978-12-22 | Semiconductor memory circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5587391A JPS5587391A (en) | 1980-07-02 |
| JPS6135635B2 true JPS6135635B2 (ja) | 1986-08-14 |
Family
ID=15649507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15743278A Granted JPS5587391A (en) | 1978-12-22 | 1978-12-22 | Semiconductor memory circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5587391A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317738U (ja) * | 1989-07-04 | 1991-02-21 | ||
| JPH0320933U (ja) * | 1989-07-10 | 1991-02-28 | ||
| JPH056916Y2 (ja) * | 1989-06-27 | 1993-02-22 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157558A (en) * | 1981-03-23 | 1982-09-29 | Fujitsu Ltd | Complementary mis integrated circuit device |
| JPH01229489A (ja) * | 1988-03-09 | 1989-09-13 | Agency Of Ind Science & Technol | ＧａＡｓ半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127149A (en) * | 1976-04-19 | 1977-10-25 | Toshiba Corp | Semiconductor circuit |
| JPS5333071A (en) * | 1976-09-09 | 1978-03-28 | Nec Corp | Complementary type insulated gate semiconductor circuit |
| JPS53142141A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Static semiconductor memory |
-
1978
- 1978-12-22 JP JP15743278A patent/JPS5587391A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127149A (en) * | 1976-04-19 | 1977-10-25 | Toshiba Corp | Semiconductor circuit |
| JPS5333071A (en) * | 1976-09-09 | 1978-03-28 | Nec Corp | Complementary type insulated gate semiconductor circuit |
| JPS53142141A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Static semiconductor memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056916Y2 (ja) * | 1989-06-27 | 1993-02-22 | ||
| JPH0317738U (ja) * | 1989-07-04 | 1991-02-21 | ||
| JPH0320933U (ja) * | 1989-07-10 | 1991-02-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5587391A (en) | 1980-07-02 |
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