JP7038531B2

JP7038531B2 - 電源逆接続保護機能を備えた負荷駆動回路

Info

Publication number: JP7038531B2
Application number: JP2017233197A
Authority: JP
Inventors: 賢一石丸
Original assignee: 日清紡マイクロデバイス株式会社
Priority date: 2017-12-05
Filing date: 2017-12-05
Publication date: 2022-03-18
Anticipated expiration: 2037-12-05
Also published as: JP2019103015A

Description

本発明は、負荷に電源電圧を供給する負荷駆動回路の回路保護に係り、電源逆接続時の回路保護の信頼性向上等を図ったものに関する。

外部から供給される電源電圧を安定化し、必要に応じて所要の電圧として負荷に供給するため、電子機器等において負荷駆動回路が用いられることは良く知られている通りである。
この負荷駆動回路において、電源として電池を使用する場合、電池の極性を違えて接続する誤りが生ずることがある。

このような電源逆接続に対する回路保護の方法としては、以下に述べるように２つの方法に大別できる。
その一つは、負荷駆動回路に用いられる負荷駆動トランジスタのゲートを開いて、グランドから負荷を介して逆接続された電池に流れる電流によって発生する負荷駆動回路における電圧降下を低下させ、負荷駆動回路での電力消費を抑えることで、負荷駆動回路を発熱による故障から保護するものである。
この方法の場合、負荷駆動回路は保護されるが、負荷は保護されないという欠点がある。

もう一つの方法は、負荷駆動トランジスタと電源の間に、逆流防止トランジスタを挿入し、負荷を駆動する通常動作時には、負荷駆動トラジスタと逆流防止トラジスタの双方をオンとして負荷駆動を行う。一方、電源逆接続時には負荷駆動トランジスタの状態によらず逆流防止トランジスタをオフとすることで、グランドから負荷と負荷駆動トランジスタを介して逆極性の電流が流れるのを阻止するものである。
この方法の場合、電流が逆流することがないため、上述の前者の方法と異なり、負荷駆動回路と負荷の双方の保護が可能である。

この後者の方法の具体例としては、例えば、非特許文献１等に開示されたものなどがある。
図４には、非特許文献１に開示された電源逆接続保護機能を備えた負荷駆動回路の構成例の一つが示されており、以下、同図を参照しつつ、この従来回路について説明する。
この従来回路は、負荷駆動回路制御用ＩＣ５１を中心として電源逆接続保護と共に、過電圧保護と過電流保護を可能に構成されたものである。

以下、この従来回路における電源逆接続保護動作について説明する。
まず、通常の負荷駆動動作においては、負荷駆動トランジスタＱ１と逆流防止トランジスタＱ２の各々のゲートに、負荷駆動回路制御用ＩＣ５１からチャージポンプによる電荷が供給されてトランジスタＱ１，Ｑ２がオンとされる。その結果、出力端子５３に接続された負荷（図示せず）と電源端子５２とが導通し、図示されない負荷への電源供給が可能となる。

一方、電源逆接続時においては、ＶＩＮ＝－１２Ｖとなり、グランドから抵抗器Ｒ５、トランジスタＱ３のベース・エミッタと抵抗器Ｒ６を介して電源端子５２に電流が流れる。
また、この際、負荷駆動回路制御用ＩＣ５１のＧＡＴＥ端子には、図示されていないがグランドと短絡されている半導体基板と半導体集積回路内の素子との間に形成される寄生ダイオードを介して電流が流れ、抵抗器Ｒ４、ダイオードＤ４を介してトランジスタＱ３のコレクタ電流となり電源端子５２へ流入する。

上述の非特許文献１の図５に示された回路定数での電流値の具体例を挙げれば、トランジスタＱ３のコレクタ電流が約１０μＡ、ベース電流がコレクタ電流の１００倍に当たる約１ｍＡの場合、通常、このバイアス状態ではＮＰＮトランジスタは飽和領域で動作することになるため、コレクタ・エミッタ電圧はベース・エミッタ間電圧を下回る。

その結果、トランジスタＱ２のゲート・ソース間電圧は、閾値電圧より低くなるため、トランジスタＱ２はオフ状態となり、図示されない負荷から出力端子５３を介して電源端子５２へ流入する電流が阻止されることとなる。
この際、トランジスタＱ２のゲートは、－１２Ｖ程度となる一方で、トランジスタＱ１のソースは、出力端子５３に接続された負荷（図示せず）を介してグランド電位と同程度となっており、トランジスタＱ１のゲート電圧次第では、トランジスタＱ１のゲート・ソース間が耐圧を越えて破壊に至る虞がある。

しかし、この従来回路例においては、高抵抗の抵抗器Ｒ４にトランジスタＱ３のコレクタ電流が流れて生ずる電圧降下により、トランジスタＱ１とトランジスタＱ２のゲート間の電圧が確保されるようになっているため、上述のようにトランジスタＱ１が破壊に至ることがない。

リニアテクノロジー社製ＬＴＣ４３８０データシート

しかしながら、上述の従来回路は、ディスクリート素子で構成した場合には、問題なく機能するが、半導体集積回路として一般的なＰ型半導体基板上に形成した場合、回路を構成する素子とＰ型半導体基板との間に生ずる寄生ダイオードのために上述の機能を果たすことができなくなるという問題がある。

具体的には、上述の従来回路の場合、ＮＰＮトランジスタＱ３のコレクタには、グランドをアノード、Ｑ３のコレクタをカソードとする寄生ダイオードが形成されるため、電源逆接続時にトランジスタＱ２のゲートはグランドにクランプされる。

その一方、トランジスタＱ２のソースは負電圧となり、トランジスタＱ２はオフ状態にならないばかりか、電源端子５２に印加された負電圧値とトランジスタＱ２のゲート・ソース間耐圧の関係次第では、トランジスタＱ２が破壊に至る虞がある。

また、電源逆接続時に電源端子５２の電圧は、電源電圧に応じた負電圧となるため、抵抗器Ｒ５と抵抗器Ｒ６の抵抗値は、電源電圧の値に応じてトランジスタＱ３が飽和状態で動作してトランジスタＱ２を確実にオフ状態とするような適切な値に設定する必要がある。しかしながら、半導体集積回路に内蔵する場合には、抵抗値の変更はできないため、使用可能な電源電圧の範囲が限定されることになる。

さらに、電源逆接続時に、トラジスタＱ２のゲートは電源端子５２とほぼ同電位となるため、この際トランジスタＱ１，Ｑ２のゲート間のインピーダンスが低いと、トランジスタＱ１のゲート・ソース間電圧が過大となり、トランジスタＱ１が故障する虞がある。このため、トランジスタＱ１，Ｑ２のゲート間に、高抵抗値の抵抗器Ｒ４を挿入しているが、通常、負荷駆動回路動作開始時に、トランジスタＱ２のゲートには、負荷駆動回路制御用ＩＣ５１のＧＡＴＥ端子から抵抗器Ｒ４を介して電流が供給されるため、高抵抗値の抵抗器Ｒ４により供給電流が制限されることになり動作開始の遅延を招くという欠点がある。

本発明は、上記実状に鑑みてなされたもので、Ｐ型半導体基板上に半導体集積回路として形成可能で、使用可能な電源電圧範囲が広く、かつ、負荷駆動回路としての動作開始遅延が少なく確実な電源逆接続保護を可能とする電源逆接続保護機能を備えた負荷駆動回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る電源逆接続保護機能を備えた負荷駆動回路は、
負荷駆動トランジスタと逆流防止トランジスタが電源端子と出力端子の間に直列接続されて、前記負荷駆動トランジスタと逆流防止トランジスタの動作制御により前記出力端子に接続された負荷への電源供給が制御可能に構成されてなる負荷駆動回路において、
前記負荷駆動トランジスタ及び逆流防止トランジスタをオンとするチャージポンプ回路が設けられ、当該チャージポンプ回路の出力段は、前記負荷駆動トランジスタのゲートに接続される一方、第１のダイオードのアノードに接続され、前記第１のダイオードのカソードは、デプレッション型ＭＯＳＦＥＴの第５のトランジスタのドレインに接続され、当該第５のトランジスタのソース及びゲートは、共に前記逆流防止トランジスタのゲートに接続されると共に、第４のトランジスタのドレインに接続され、前記第４のトランジスタは、バックゲートであるＰ型半導体領域がＮ型半導体領域を介してＰ型半導体基板と電気的に絶縁されて設けられ、前記第４のトランジスタの前記バックゲートとソースは、前記電源端子に接続され、前記第４のトランジスタのゲートと前記電源端子との間には、誘電体層により前記Ｐ型半導体基板と絶縁された多結晶シリコンにより形成された第１の抵抗器が接続されると共に、前記第４のトランジスタのゲートには、当該第４のトランジスタのバックゲートを共用して形成された第６のトランジスタのドレインが接続され、前記第６のトランジスタのゲート及びソースは前記電源端子に接続され、前記第４のトランジスタのゲートとグランドとの間に、ゲートとソースが短絡されたデプレッション型ＭＯＳＦＥＴの第３のトランジスタと第２のダイオードが直列接続されて設けられ、前記第３のトランジスタは、ゲート及びソースが前記第４のトランジスタのゲートに接続される一方、ドレインが前記第２のダイオードのカソードに接続され、前記第２のダイオードのアノードがグランドに接続され、前記Ｐ型半導体基板はグランドと同電位とされ、前記負荷駆動トランジスタ及び逆流防止トランジスタを除く残余の構成部分が前記Ｐ型半導体基板上に形成されてなるものである。

本発明によれば、Ｐ型半導体基板に形成することで、従来と異なり、使用可能な電圧範囲を広く確保することができ、電源逆接続時には、逆流防止トランジスタをオフとすることでグランドから負荷を介して電源端子への大電流の流入が確実に遮断可能である一方、逆流防止トランジスタをオンとする際にチャージポンプ回路からの電流をダイオードと定電流素子を介して供給するよう構成することで、負荷駆動回路としての動作開始遅延が従来に比して格段に小さく、安定性、信頼性の高い回路動作を確保することができるという効果を奏するものである。

本発明の実施の形態における電源逆接続保護機能を備えた負荷駆動回路の回路構成例を示す回路図である。図１に示された回路構成において生ずる寄生ダイオードを構成部品に含めた等価回路図である。図１に示された本発明の実施の形態における電源逆接続保護機能を備えた負荷駆動回路における第４のトランジスタ及び第６のトランジスタの断面構造を模式的に表した模式図である。従来の電源逆接続保護機能を備えた負荷駆動回路の回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における電源逆接続保護機能を備えた負荷駆動回路の回路構成について説明する。

図１には、本発明の実施の形態における電源逆接続保護機能を備えた負荷駆動回路の回路構成例を示す回路図が示されている。また、図２には、特に、いわゆる寄生ダイオードも構成部品として等価的に表した回路図が示されている。
以下、本発明の実施の形態における電源逆接続保護機能を備えた負荷駆動回路の説明においては、主に図２を参照することとする。

本発明の実施の形態における電源逆接続保護機能を備えた負荷駆動回路は、負荷駆動トランジスタ（図１、図２においては「Ｑ１」と表記）１及び逆流防止トランジスタ（図１、図２においては「Ｑ２」と表記）２と、チャージポンプ回路（図１、図２においては「ＣＨＰ」と表記）２０とを主たる構成要素として、出力端子３２に接続された負荷１６に対する電源電流の供給を可能とすると共に、電源逆接続時における回路保護（詳細は後述）が可能に構成されたものとなっている。

本発明の実施の形態において、負荷駆動トランジスタ１及び逆流防止トランジスタ２には、ｎチャンネルＭＯＳＦＥＴが用いられている。
負荷駆動トランジスタ１と逆流防止トランジスタ２は、ドレインが相互に接続されて、逆流防止トランジスタ２のソースが電源端子３１に、負荷駆動トランジスタ１のソースが出力端子３２に、それぞれ接続されている。
そして、出力端子３２とグランドとの間には、負荷１６が接続されている。

また、負荷駆動トランジスタ１のゲートには、チャージポンプ接続端子３３を介してチャージポンプ回路２０の出力段が接続されて、チャージポンプ回路２０からの所要の電流供給が行われるようになっている。
また、負荷駆動トランジスタ１のゲートには、第１のダイオード（図１、図２においては「Ｄ１」と表記）１１のアノードが接続されており、この第１のダイオード１１のカソードは、第５のトランジスタ（図１、図２においては「Ｑ５」と表記）５のドレインに接続されている。

第５のトランジスタ５には、デプレッション型のｎチャンネルＭＯＳＦＥＴが用いられており、そのソースとゲートは相互に接続されて逆流防止トランジスタ２のゲートに接続されている。

上述の第１のダイオード１１は、電源端子３１に印加された電圧電圧ＶＣＣがチャージポンプ接続端子３３の電圧を超えて高くなった場合に、電源端子３１とチャージポンプ接続端子３３の耐圧を確保する機能を果たすものとなっている。
また、第５のトランジスタ５は、上述の接続により定電流源として機能するものとなっている。

負荷駆動時においては、負荷駆動トランジスタ１と逆流防止トランジスタ２の双方がオンとなる必要がある。そのため、第５のトランジスタ５のゲート長とゲート幅は、チャージポンプ回路１０から供給される最大時電流の半分程度の定電流源として機能するよう設定されている。

また、逆流防止トランジスタ２のゲートには、エンハンスメント型のｎチャンネルＭＯＳＦＥＴを用いた第４のトランジスタ（図１、図２においては「Ｑ４」と表記）４ドレインが接続され、この第４のトランジスタ４のソースは、逆流防止トランジスタ２のソースと共に、電源端子３１に接続されている。
第４のトランジスタ４のゲートには、デプレッション型のｎチャンネルＭＯＳＦＥＴを用いた第３のトランジスタ（図１、図２においては「Ｑ３」と表記）３のゲート及びソースが接続されており、第３のトランジスタ３のドレインは第２のダイオード（図１、図２においては「Ｄ２」と表記）１２のカソードに接続されている。そして、第２のダイオード１２のアノードは、グランドに接続されている。

さらに、第４のトランジスタ４のゲート・ソース間保護を目的として、エンハンスメント型のｎチャンネルＭＯＳＦＥＴを用いた第６のトランジスタ６のドレインが第４のトランジスタ４のゲートに、ソースが電源端子３１に、それぞれ接続されて設けられている。
そして、この第６のトランジスタ６のドレイン・ソース間には第１の抵抗器（図１、図２においては「Ｒ１」と表記）１５が並列接続されて設けられている。

図３には、第４及び第６のトランジスタ４，６の断面構造を模式的に表した模式図が示されており、以下、同図を参照しつつ、第４及び第６のトランジスタ４，６の構造等について説明する。
まず、Ｐ型半導体基板４１は、本発明の実施の形態における電源逆接続保護機能を備えた負荷駆動回路が形成される基盤となるものである。

このＰ型半導体基板４１上の適宜な位置に、Ｎ型埋め込み層４２が形成されると共に、このＮ型埋め込み層４２を覆うように、かつ、Ｎ型埋め込み層４２周辺のＰ型半導体基板４１の上面を覆うようにしてＮ型エピタキシャル層４３が形成されている。そして、Ｎ型エピタキシャル層４３の周囲には、Ｐ型分離拡散層４４がＮ型エピタキシャル層４３を囲むようにして形成されている。

そして、Ｎ型エピタキシャル層４３を介してＰ型半導体基板４１とは電気的に絶縁されたＰ型ウェル４５がＮ型エピタキシャル層４３に形成され、Ｐ型ウェル４５をバックゲートとするエンハンスメント型のｎチャンネルＭＯＳＦＥＴである第４のトランジスタ４（第６のトランジスタ６）が設けられている。

すなわち、このＰ型ウェル４５に形成されたｎ＋層４６－１，４６－２間にゲート電極４７が設けられて、ｎ＋層４６－１がドレイン，４６－２がソースとされている。
本発明の実施の形態において、第４のトランジスタ４のバックゲートと第６のトラジスタ６のバックゲートは共用される構成となっている。
また、本発明の実施の形態においては、負荷駆動回路を構成する素子は、負荷駆動トランジスタ１及び逆流防止トランジスタ２を除いてＰ型半導体基板４１上に形成されたものとなっている。

また、本発明の実施の形態において、抵抗器１５は、Ｐ型半導体基板４１と誘電体層（図示せず）によって絶縁された多結晶シリコンにより形成されたものとなっている。

次に、かかる構成における回路動作について説明する。
最初に、正常に電源印加が行われて負荷駆動が行われる場合について説明する。
この場合、第２のダイオード１２は、逆バイアスされるため導通することはなく、第４のトランジスタ４のゲート電位は、電源電圧ＶＣＣに等しく、第４のトランジスタ４はオフ状態である。

そのため、チャージポンプ回路１０から第１のダイオード１１、第５のトランジスタ５を介して供給された電荷は、第２のトランジスタ２のゲートに印加されて第２のトランジスタ２はオン状態となる。
このとき、負荷駆動トランジスタ１は、チャージポンプ回路１０から直接電荷がゲートに印加されてオン状態にあるので、逆流防止トランジスタ２、負荷駆動トランジスタ１を介して負荷１６へ電源電圧ＶＣＣが供給されることとなる。

次に、電源端子３１に極性を違えて電池（図示せず）を接続し、電源端子３１に負電圧が印加された場合について説明する。
この場合、グランドと同電位であるＰ型半導体基板４１と、回路内で使用されている素子との間に存在する寄生ダイオードを考慮する必要がある。

まず、この負荷駆動回路に存在する寄生ダイオードについて説明する。
Ｐ型半導体基板４１（図３参照）をアノードとし、負荷駆動トランジスタ１及び逆流防止トランジスタ２のドレインに第１の寄生ダイオード（図２においては「ＰＤ１」と表記）２１が、第５のトランジスタ５に第２の寄生ダイオード（図２においては「ＰＤ２」と表記）２２が、第３のトランジスタ３のドレインに第３の寄生ダイオード（図２においては「ＰＤ３」と表記）２３が、それぞれ存在する（図２参照）。

さらに、第４及び第６のトランジスタ４，６のソースには、バックゲートであるＰ型ウェル４５とＮ型エピタキシャル層４３（図３参照）による第４の寄生ダイオード（図２においては「ＰＤ４」と表記）２４と、Ｎ型エピタキシャル層４３とＮ型埋め込み層４２（図３参照）をカソードとしてＰ型分離拡散層４４とＰ型半導体基板４１（図３参照）をアノードとした第５の寄生ダイオード（図２においては「ＰＤ５」と表記）２５が、各々のカソードでバック・ツー・バック接続、すなわち、反対の極性で直列に接続されている。

しかして、電源端子３１が負電圧となった際、第４の寄生ダイオード２４は、逆バイアスとなるため、グランドから第５及び第４の寄生ダイオード２４，２５を介して電流が流れることはない。
この状態で、電流が、順方向にバイアスされた第２のダイオード１２と第３の寄生ダイオード２３と、定電流源として機能する第３のトランジスタ３を介して第４のトランジスタ４のゲートに流れ、さらに、第１の抵抗器１５を介して電池逆接続によって負電圧となっている電源端子３１に流入する。

ここで、第３のトランジスタ３に流れる定電流をＩ３とし、第１の抵抗器１５の抵抗値をＲ１とすると、第４のトランジスタ４のゲート・ソース間電圧は、Ｒ１×Ｉ３となる。そこで、この値が第４のトランジスタ４の閾値電圧よりも大きく、かつ、第４のトランジスタ４のゲート・ソース間耐圧を越えることがないように第３のトランジスタ３のゲート長とゲート幅、及び、第１の抵抗器１５の抵抗値を適宜設定することで第４のトランジスタ４をオンとすることができる。

なお、第６のトランジスタ６は、第４のトランジスタ４のゲート・ソース間保護を目的としており、第４のトランジスタ４のゲート・ソース間電圧が異常に高くなり、第６のトランジスタ６のドレイン・ソース間耐圧を越えない限り機能することはない。

第４のトランジスタ４がオンとなると、第４のトランジスタ４のドレインにはグランドから第２の寄生ダイオード２２と定電流源である第５のトランジスタ５を介して電流が流れ、この電流は第４のトランジスタ４のソースを介して電源端子３１に流入する。

第４のトランジスタ４のゲート長とゲート幅を、第５のトランジスタ５による定電流と第４のトランジスタ４のゲート・ソース間電圧の関係で第４のトランジスタ４が線形領域で動作するように適切な値に設定することにより、逆流防止トランジスタ２のゲート・ソース間電圧を、その閾値電圧以下として逆流防止トランジスタ２をオフ状態にすることができる。これによって、グランドから負荷１６や第１の寄生ダイオード２１を介して電源端子３１へ流れる大電流が遮断され、半導体集積回路と負荷１６の故障が確実に防止されることとなる。

なお、定電流源として機能する第３及び第５のトランジスタ３，５を介してグランドから電源端子３１に電流が流れるが、これらは、定電流として制御された電流であり、半導体集積回路の破壊に至るものではない。
また、電源逆接続時に第３及び第５のトランジスタ３，５のドレイン・ソース間には、電源電圧相当の電圧降下が生ずることになるので、第３及び第５のトランジスタ３，５には、電源電圧より高いドレイン・ソース間耐圧のデプレッション型トランジスタを用いるのが好適である。

さらに、逆流防止トランジスタ２がオフ状態で、ドレイン・ソース間に電流が流れないことから、負荷駆動トランジスタ１のソース電位は、負荷１６を介して接続されているグランド電位に等しい。
その一方、負荷駆動トランジスタ１のゲートは、第１のダイオード１１を介して、アノードがグランドに接続された第２の寄生ダイオード２２のカソードと接続されていることから、負荷駆動トランジスタ１のゲート・ソースに、その耐圧を越える電圧が印加されることはなく、そのため、負荷駆動トランジスタ１が故障に至ることがない。

このように、電源逆接続時には、逆流防止トランジスタ２をオフすることで負荷駆動トランジスタ１と負荷１６に、故障を誘発するような大電流の流入が確実に遮断され、回路を構成する各素子を破壊するような電流が流れたり電圧が印加されることがなく、確実な回路保護が確保される（電源逆接続時保護機能）。

使用可能な電源電圧範囲が広く、かつ、負荷駆動回路としての動作開始遅延が少なく確実な電源逆接続保護が所望される負荷駆動回路に適用できる。

１…負荷駆動トランジスタ
２…逆流防止トランジスタ
１０…チャージポンプ回路

Claims

負荷駆動トランジスタと逆流防止トランジスタが電源端子と出力端子の間に直列接続されて、前記負荷駆動トランジスタと逆流防止トランジスタの動作制御により前記出力端子に接続された負荷への電源供給が制御可能に構成されてなる負荷駆動回路において、
前記負荷駆動トランジスタ及び逆流防止トランジスタをオンとするチャージポンプ回路が設けられ、当該チャージポンプ回路の出力段は、前記負荷駆動トランジスタのゲートに接続される一方、第１のダイオードのアノードに接続され、前記第１のダイオードのカソードは、デプレッション型ＭＯＳＦＥＴの第５のトランジスタのドレインに接続され、当該第５のトランジスタのソース及びゲートは、共に前記逆流防止トランジスタのゲートに接続されると共に、第４のトランジスタのドレインに接続され、前記第４のトランジスタは、バックゲートであるＰ型半導体領域がＮ型半導体領域を介してＰ型半導体基板と電気的に絶縁されて設けられ、前記第４のトランジスタの前記バックゲートとソースは、前記電源端子に接続され、前記第４のトランジスタのゲートと前記電源端子との間には、誘電体層により前記Ｐ型半導体基板と絶縁された多結晶シリコンにより形成された第１の抵抗器が接続されると共に、前記第４のトランジスタのゲートには、当該第４のトランジスタのバックゲートを共用して形成された第６のトランジスタのドレインが接続され、前記第６のトランジスタのゲート及びソースは前記電源端子に接続され、前記第４のトランジスタのゲートとグランドとの間に、ゲートとソースが短絡されたデプレッション型ＭＯＳＦＥＴの第３のトランジスタと第２のダイオードが直列接続されて設けられ、前記第３のトランジスタは、ゲート及びソースが前記第４のトランジスタのゲートに接続される一方、ドレインが前記第２のダイオードのカソードに接続され、前記第２のダイオードのアノードがグランドに接続され、前記Ｐ型半導体基板はグランドと同電位とされ、前記負荷駆動トランジスタ及び逆流防止トランジスタを除く残余の構成部分が前記Ｐ型半導体基板上に形成されてなることを特徴とする電源逆接続保護機能を備えた負荷駆動回路。