JP3825785B2

JP3825785B2 - 半導体装置

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Description

この発明は、サージ等による過大電流が流れ込むのを防止するための静電保護回路を備えた半導体装置に関し、更に詳しくはサイリスタ（ＳＣＲ）を保護素子として用いる静電保護回路を備えた半導体装置に関する。

ＩＣやＬＳＩ等の半導体装置にあっては、サージ等による過大電流から内部回路を保護するために静電保護回路（ＥＳＤ保護回路とも呼ばれる）が設けられている。

静電保護回路には種々の構造が提案されており、ダイオードやＭＯＳトランジスタで内部回路を保護するものが広く使われている。しかしながら、半導体装置の高集積化や低電圧化に伴って、ダイオードやＭＯＳトランジスタでは十分な保護ができなくなり、サイリスタを保護素子に用いる静電保護回路が提案されている（例えば特許文献１及び２参照）。サイリスタは高速なスイッチング動作が可能で大電流を流せ、且つ破壊されにくいことから、サイリスタを用いた静電保護回路は高性能で保護能力が高い、という優れた特性を持っている。

図１１は、このようなサイリスタを用いた従来の静電保護回路の構成例を示す回路図である。この静電保護回路は、サイリスタ１１、ダイオード１２−１〜１２−ｎ及び抵抗１３等から構成されている。上記サイリスタ１１のアノード（サイリスタ１１を構成するＰＮＰ型バイポーラトランジスタ１１ａのエミッタ）は、電源電圧Ｖ_ＤＤが印加される端子１４に接続され、カソード（サイリスタ１１を構成するＮＰＮ型バイポーラトランジスタ１１ｂのエミッタ）は電源電圧（接地電位）Ｖ_ＳＳが印加される端子１５に接続される。上記ダイオード１２−１〜１２−ｎは、サイリスタ１１のトリガ回路として働くもので、カソードとアノードがそれぞれ順次接続されており、ダイオード１２−１のアノードは端子１４に接続され、ダイオード１２−ｎのカソードはサイリスタ１１のゲート（上記ＰＮＰ型バイポーラトランジスタ１１ａのコレクタとＮＰＮ型バイポーラトランジスタ１１ｂのベースとの接続点）に接続される。また、上記サイリスタ１１のゲートと端子１５間には、上記ダイオード１２−１〜１２−ｎとともにサイリスタ１１のトリガ電圧を設定するための抵抗１３が接続されている。

上記のような構成において、サージ等により電源端子１４，１５間の電圧（電源電圧Ｖ_ＤＤ，Ｖ_ＳＳ）が大きく変動すると、電源端子１４からダイオード１２−１〜１２−ｎ及び抵抗１３を介して電源端子１５に電流が流れ、上記ダイオード１２−１〜１２−ｎの順方向電圧Ｖ_Ｆと抵抗１３の抵抗値とによって決定される電圧（トリガ電圧）に基づいてサイリスタ１１のゲートにトリガ電流が供給される。これによって、サイリスタ１１が点弧され、電源端子１４，１５間を短絡してサージを逃がし、内部回路を保護する。

ところで、近年の半導体装置のさらなる高集積化や低電圧化によって、内部回路を構成するＭＯＳトランジスタのゲート酸化膜が薄膜化している。このようなＭＯＳトランジスタを安全に保護するためには、サージ印加時にサイリスタ１１がオンするトリガ電圧を下げ、ゲート酸化膜の耐圧よりも低くする必要がある。

図１２（ａ），（ｂ）はそれぞれ、ＭＯＳトランジスタのゲート酸化膜が厚い場合と薄い場合の静電保護回路に要求される電圧電流特性を示している。（ａ）図に示すように、ゲート酸化膜が厚い場合には、電圧Ｖが電源電圧Ｖ_ＤＤの最大値Ｖ_{ＤＤｍａｘ}を超え、且つゲート酸化膜の耐圧ＢＶｏｘよりも低い電圧の範囲ΔＶ１でサイリスタ１１がオンしてサージによる過大電流から内部回路を効果的に保護することができる。これに対し、ゲート酸化膜が薄い場合には、ゲート酸化膜の耐圧ＢＶｏｘの低下によって、（ｂ）図に示すように電源電圧Ｖ_ＤＤの最大値Ｖ_{ＤＤｍａｘ}とゲート酸化膜の耐圧ＢＶｏｘとの差ΔＶ２が小さくなり、サイリスタ１１がオンする電圧ＴＯＮがゲート酸化膜の耐圧ＢＶｏｘを超えてしまう恐れがある。

図１１に示したような回路構成の静電保護回路で低トリガ電圧を実現するためには、トリガ回路として働くダイオード１２−１〜１２−ｎの段数を減らしていかなければならない。しかしながら、ダイオード１２−１〜１２−ｎの段数を減らすと、通常動作時に破線で示すように電源端子１４からダイオード１２−１〜１２−ｎ及び抵抗１３を介して電源端子１５にリーク電流が流れる、という問題がある。
特開２００３−３１８２６５特表２００３−５２６２００

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、通常動作時のリーク電流を低減できる静電保護回路を備えた半導体装置を提供することにある。

この発明の一態様によると、アノードが第１の端子に接続され、カソードが第２の端子に接続されたサイリスタと、前記第１の端子にサージが印加されたときに、前記サイリスタを点弧するように構成されたトリガ回路と、前記サイリスタのゲートと前記第２の端子間に設けられ、通常動作時には前記トリガ回路から前記第２の端子に流れる電流を遮断し、サージ印加時には前記トリガ回路とともに前記サイリスタを点弧するためのトリガ電圧を設定するように構成されたサージ検知／リーク低減回路とを具備する半導体装置が提供される。

この発明によれば、通常動作時のリーク電流を低減できる静電保護回路を備えた半導体装置が得られる。

以下、この発明の実施形態について図面を参照して説明する。
図１は、この発明の実施形態に係る半導体装置について説明するためのもので、静電保護回路の概略構成を示す回路図である。この回路は、サイリスタ２１、トリガ回路２２及びサージ検知／リーク低減回路２３等を含んで構成されている。サイリスタ２１のアノード（サイリスタ２１を構成するＰＮＰ型バイポーラトランジスタ２１ａのエミッタ）は、第１の端子２４に接続され、カソード（サイリスタ２１を構成するＮＰＮ型バイポーラトランジスタ２１ｂのエミッタ）は第２の端子２５に接続されている。上記トリガ回路２２は、上記サイリスタ２１のアノードとゲート（ＰＮＰ型バイポーラトランジスタ２１ａのコレクタとＮＰＮ型バイポーラトランジスタ２１ｂのベースとの接続点）間に設けられている。このトリガ回路２２は、第１の端子２４に印加されるサージ（ＥＳＤサージ）電圧を検知してサイリスタ２１を点弧するためのトリガ電流を生成するものである。また、上記サージ検知／リーク低減回路２３は、上記サイリスタ２１のゲートと第２の端子２５間に設けられている。このサージ検知／リーク低減回路２３は、サージ電圧を検知し、サージが印加されたときに上記トリガ回路２２とともに上記サイリスタ２１を点弧するためのトリガ電圧を設定し、通常動作時には上記トリガ回路２２から第２の端子２５に流れるリーク電流を遮断するものである。換言すれば、この回路２３は、通常動作時は抵抗値が高く、保護動作時には抵抗値が低くなるように構成されている。

このような構成によれば、トリガ回路２２をダイオードで形成し、低トリガ電圧を実現するためにダイオードの段数を減らしても、上記サージ検知／リーク低減回路２３により、通常動作時に上記トリガ回路２２から第２の端子２５に流れるリーク電流を遮断できる。

従って、サイリスタを用いた静電保護回路における高性能で高い保護能力を持つという特長を損なうことなく、通常動作時のリーク電流を低減できる。

次に、上述したような保護動作を実現するための具体的な構成例とその動作を、第１乃至第６の実施形態並びに第１乃至第４の変形例により詳しく説明する。

［第１の実施形態］
図２は、この発明の第１の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図である。図２に示す回路では、トリガ回路２２をｎ個のダイオード２６−１〜２６−ｎで形成し、サージ検知／リーク低減回路２３をＮチャネル型ＭＯＳトランジスタ２７で構成している。また、第１の端子２４に電源電圧Ｖ_ＤＤが印加され、第２の端子２５に電源電圧（接地電位）Ｖ_ＳＳが印加される場合を例に取って示している。

すなわち、サイリスタ２１のアノードは電源端子２４に接続され、カソードは電源端子２５に接続されている。トリガ回路として働くダイオード２６−１〜２６−ｎは、カソードとアノードがそれぞれ順次接続されており、ダイオード２６−１のアノードは端子２４に接続され、ダイオード２６−ｎのカソードはサイリスタ２１のゲートに接続される。また、ＭＯＳトランジスタ２７のドレインとゲートは上記サイリスタ２１のゲートに接続され、ソースとバックゲートは電源端子２５に接続される。このＭＯＳトランジスタ２７は、図１１に示した回路における固定抵抗１３の代わりに、通常動作時とＥＳＤサージ印加時とで抵抗値が変化する可変抵抗として働く。

上記のような構成において、図３に示すように、通常動作時には、ＭＯＳトランジスタ２７のドレイン・ソース間電圧Ｖｄｓは小さいので、このＭＯＳトランジスタ２７はオフ状態となり、ドレイン・ソース間電流Ｉｄｓはほとんど流れない。よって、通常動作時のリーク電流を低減できる。これに対し、サージ印加時には電源端子２４からダイオード２６−１〜２６−ｎを介してサイリスタ２１のゲートにトリガ電流が供給される。この際、ＭＯＳトランジスタ２７のゲート電位が上昇し（ドレイン・ソース間電圧Ｖｄｓも上昇する）、このＭＯＳトランジスタ２７がオン状態となり、大きなドレイン・ソース間電流Ｉｄｓが流れる。上記サイリスタ２１のトリガ電圧は、ダイオード２６−１〜２６−ｎの順方向電圧Ｖ_Ｆの和とＭＯＳトランジスタのオン抵抗とによって設定され、サイリスタ２１が点弧されると電源端子２４，２５間が短絡されて電源端子２４に印加されたサージが電源端子２５に導かれ内部回路が保護される。

図４は、図２に示した静電保護回路におけるサイリスタの電圧電流特性図である。図１１に示した回路における抵抗１３に代えてＭＯＳトランジスタ２７を用いると、サージ印加時のトリガ電流パスのインピーダンスが低くなるため、サイリスタ２１のホールド電流Ｉｈが上昇する。保護素子であるサイリスタ２１は通常動作時には動作してはならないので、通常、Ｉｈ＞ＩＬＵ（ラッチアップ規定電流）となるように設定している。

図２に示したような回路構成では、図４の破線で示す特性から実線で示すように保護素子がオンする電流Ｉｔ１とホールド電流Ｉｈがともに上昇するので、サイリスタ２１の通常動作時における誤動作、つまりラッチアップ発生の回避に対するマージンを高くできる。

従って、このような構成によれば、トリガ回路として働くダイオード２６−１〜２６−ｎの段数を減らしてトリガ電圧を下げても、通常動作時にはＭＯＳトランジスタ２７がオフ状態となってリーク電流の経路を遮断できる。もちろん、サージ電圧印加時には、ＭＯＳトランジスタ２７がオン状態となって、図１１に示した回路における抵抗（固定抵抗）１３と同様に働くので、保護能力が低下することはない。

なお、上記第１の実施形態では、第１，第２の電源端子２４，２５が電源端子の場合を例に取って説明したが、Ｉ／Ｏ端子と電源端子間に設けても同様な保護動作を行うことができる。

［第２の実施形態］
図５は、この発明の第２の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図である。この図５に示す静電保護回路では、図２に示した回路におけるサイリスタ２１をＩ／Ｏ端子２８と電源端子２５間に接続するとともに、サージ検知／リーク低減回路２３をＰチャネル型ＭＯＳトランジスタ２９で構成している。すなわち、サイリスタ２１のアノードはＩ／Ｏ端子２８に接続され、カソードは電源端子２５に接続されている。トリガ回路として働くダイオード２６−１〜２６−ｎは、カソードとアノードがそれぞれ順次接続されており、ダイオード２６−１のアノードはＩ／Ｏ端子２８に接続され、ダイオード２６−ｎのカソードはサイリスタ２１のゲートに接続される。また、ＭＯＳトランジスタ２９のソースは上記サイリスタ２１のゲートに接続され、ドレインは電源端子２５に接続され、ゲートは電源端子２４に接続されている。

上記のような構成において、通常動作時には、ＭＯＳトランジスタ２９のゲートには電源電圧Ｖ_ＤＤが印加されているので、このＭＯＳトランジスタ２９はオフ状態となる。これに対し、Ｉ／Ｏ端子２８にサージが印加されると、Ｉ／Ｏ端子２８からダイオード２６−１〜２６−ｎを介してサイリスタ２１のゲートにトリガ電流が供給される。そして、サイリスタ２１のゲートが電源電圧Ｖ_ＤＤよりＭＯＳトランジスタ２９の閾値電圧分高くなると、このＭＯＳトランジスタ２９がオン状態となる。上記サイリスタ２１のトリガ電圧は、ダイオード２６−１〜２６−ｎの順方向電圧Ｖ_Ｆの和とＭＯＳトランジスタのオン抵抗とによって設定される。サイリスタ２１にトリガ電流が供給されて点弧されると、Ｉ／Ｏ端子２８に印加されたサージ電圧が電源端子２５に導かれて内部回路が保護される。

従って、このような構成によれば、トリガ回路として働くダイオード２６−１〜２６−ｎの段数を減らしてトリガ電圧を下げても、通常動作時にはＭＯＳトランジスタ２９がオフ状態となってリーク電流の経路を遮断できる。もちろん、サージ印加時には、ＭＯＳトランジスタ２９がオン状態となって図１１に示した回路における抵抗１３と同様に働くので、保護能力が低下することはない。

［第３の実施形態］
図６は、この発明の第３の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図である。図６に示す回路では、サージ検知／リーク低減回路２３をＮチャネル型ＭＯＳトランジスタ２７、キャパシタ３０及び抵抗３１で構成している。すなわち、サイリスタ２１のアノードは電源端子２４に接続され、カソードは電源端子２５に接続されている。トリガ回路として働くダイオード２６−１〜２６−ｎは、カソードとアノードがそれぞれ順次接続されており、ダイオード２６−１のアノードは電源端子２４に接続され、ダイオード２６−ｎのカソードはサイリスタ２１のゲートに接続される。また、ＭＯＳトランジスタ２７のドレインは上記サイリスタ２１のゲートに接続され、ソースとバックゲートは電源端子２５に接続される。上記キャパシタ３０の一方の電極は電源端子２４に接続され、他方の電極は上記ＭＯＳトランジスタ２７のゲートに接続される。上記抵抗３１の一端は上記ＭＯＳトランジスタ２７のゲートに接続され、他端は電源端子２５に接続される。

上記のような構成において、通常動作時には、ＭＯＳトランジスタ２７はオフ状態となり、リーク電流はほとんど流れない。これに対し、サージが印加されると電源端子２４からダイオード２６−１〜２６−ｎを介してサイリスタ２１のゲートにトリガ電流が供給される。続いて、キャパシタ３０による変位電流によりＭＯＳトランジスタ２７のゲート電位が上昇し、このＭＯＳトランジスタ２７がオン状態となる。これによって、サイリスタ２１が点弧され、電源端子２４に印加されたサージ電圧が電源端子２５に導かれ内部回路が保護される。

従って、このような構成によれば、トリガ回路として働くダイオード２６−１〜２６−ｎの段数を減らしてトリガ電圧を下げても、通常動作時にはＭＯＳトランジスタ２７がオフ状態となってリーク電流の経路を遮断できる。また、サージ印加時には、ＭＯＳトランジスタ２７がオン状態となって図１１に示した回路における抵抗１３と同様に働くので、保護能力が低下することはない。

なお、上記第３の実施形態では、静電保護回路を電源端子２４，２５間に設ける場合を例に取って説明したが、Ｉ／Ｏ端子と電源端子２５間に設けても同様な保護動作を行うことができる。

但し、この場合には、Ｉ／Ｏ端子にキャパシタ３０と抵抗３１からなる時定数回路が接続され、通常動作時にデータの入出力が遅くなる。リーク電流を遮断する意味では効果が大きいので、必要な保護特性に応じて第１，第２の実施形態の回路と使い分けるのが好ましい。

［第４の実施形態］
図７は、この発明の第４の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図である。図７に示す回路では、サージ検知／リーク低減回路２３をＰチャネル型ＭＯＳトランジスタ２９、キャパシタ３０及び抵抗３１で構成している。すなわち、サイリスタ２１のアノードは電源端子２４に接続され、カソードは電源端子２５に接続されている。トリガ回路として働くダイオード２６−１〜２６−ｎは、カソードとアノードがそれぞれ順次接続されており、ダイオード２６−１のアノードは電源端子２４に接続され、ダイオード２６−ｎのカソードはサイリスタ２１のゲートに接続される。また、ＭＯＳトランジスタ２９のソースは上記サイリスタ２１のゲートに接続され、ドレインは電源端子２５に接続される。上記抵抗３１の一端は電源端子２４に接続され、他端は上記ＭＯＳトランジスタ２９のゲートに接続される。上記キャパシタ３０の一方の電極は上記ＭＯＳトランジスタ２９のゲートに接続され、他方の電極は電源端子２５に接続される。

上記のような構成において、通常動作時には、ＭＯＳトランジスタ２９はオフ状態となり、リーク電流はほとんど流れない。これに対し、サージが印加されると電源端子２４からダイオード２６−１〜２６−ｎを介してサイリスタ２１のゲートにトリガ電流が供給される。続いて、ＭＯＳトランジスタ２９のソース電位が上昇してゲート電位よりも高くなり、このＭＯＳトランジスタ２９がオン状態となる。これによって、サイリスタ２１が点弧され、電源端子２４に印加されたサージ電圧が電源端子２５に導かれ内部回路が保護される。

従って、このような構成によれば、トリガ回路として働くダイオード２６−１〜２６−ｎの段数を減らしてトリガ電圧を下げても、通常動作時にはＭＯＳトランジスタ２９がオフ状態となってリーク電流の経路を遮断できる。また、サージ印加時には、ＭＯＳトランジスタ２７がオン状態となって図１１に示した回路における抵抗１３と同様に働くので、保護能力が低下することはない。

なお、上記第４の実施形態では、静電保護回路を電源端子２４，２５間に設ける場合を例に取って説明したが、Ｉ／Ｏ端子と電源端子２５間に設けても同様な保護動作を行うことができる。この際、第３の実施形態と同様に、Ｉ／Ｏ端子にキャパシタ３０と抵抗３１からなる時定数回路が接続され、通常動作時にデータの入出力が遅くなるので、必要な保護特性に応じて回路を使い分けるのが好ましい。

［第５の実施形態］
図８は、この発明の第５の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図である。図８に示す回路では、サージ検知／リーク低減回路２３をＰＮＰ型バイポーラトランジスタ３２、キャパシタ３０及び抵抗３１で構成している。すなわち、サイリスタ２１のアノードは電源端子２４に接続され、カソードは電源端子２５に接続されている。トリガ回路として働くダイオード２６−１〜２６−ｎは、カソードとアノードがそれぞれ順次接続されており、ダイオード２６−１のアノードは電源端子２４に接続され、ダイオード２６−ｎのカソードはサイリスタ２１のゲートに接続される。また、バイポーラトランジスタ３２のエミッタは上記サイリスタ２１のゲートに接続され、コレクタは電源端子２５に接続される。上記抵抗３１の一端は電源電端子２４に接続され、他端は上記バイポーラトランジスタ３２のベースに接続される。上記キャパシタ３０の一方の電極は上記バイポーラトランジスタ３２のベースに接続され、他方の電極は電源端子２５に接続される。

上記のような構成において、通常動作時には、バイポーラトランジスタ３２はオフ状態となり、リーク電流はほとんど流れない。これに対し、サージが印加されると電源端子２４からダイオード２６−１〜２６−ｎを介してサイリスタ２１のゲートにトリガ電流が供給される。続いて、バイポーラトランジスタ３２のエミッタ電位がベース電位よりもＶ_ＢＥ以上高くなると、このバイポーラトランジスタ３２がオン状態となる。これによって、サイリスタ２１が点弧され、電源端子２４に印加されたサージが電源端子２５に導かれ内部回路が保護される。

従って、このような構成によれば、トリガ回路として働くダイオード２６−１〜２６−ｎの段数を減らしてトリガ電圧を下げても、通常動作時にはバイポーラトランジスタ３２がオフ状態となってリーク電流の経路を遮断できる。また、サージ印加時には、バイポーラトランジスタ３２がオン状態となって図１１に示した回路における抵抗１３と同様に働くので、保護能力が低下することはない。

なお、上記第５の実施形態では、静電保護回路を電源端子２４，２５間に設ける場合を例に取って説明したが、Ｉ／Ｏ端子と電源端子２５間に設けても同様な保護動作を行うことができる。この際、第３，第４の実施形態と同様に、Ｉ／Ｏ端子にキャパシタ３０と抵抗３１からなる時定数回路が接続され、通常動作時にデータの入出力が遅くなるので、必要な保護特性に応じて回路を使い分けるのが好ましい。

［第６の実施形態］
図９は、この発明の第６の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図である。図９に示す回路では、サージ検知／リーク低減回路２３をＮＰＮ型バイポーラトランジスタ３３、キャパシタ３０及び抵抗３１で構成している。すなわち、サイリスタ２１のアノードは電源端子２４に接続され、カソードは電源端子２５に接続されている。トリガ回路として働くダイオード２６−１〜２６−ｎは、カソードとアノードがそれぞれ順次接続されており、ダイオード２６−１のアノードは電源端子２４に接続され、ダイオード２６−ｎのカソードはサイリスタ２１のゲートに接続される。また、バイポーラトランジスタ３３のコレクタは上記サイリスタ２１のゲートに接続され、エミッタは電源端子２５に接続される。上記キャパシタ３０の一方の電極は上記電源端子２４に接続され、他方の電極はバイポーラトランジスタ３３のベースに接続される。上記抵抗３１の一端は上記バイポーラトランジスタ３３のベースに接続され、他端は電源端子２５に接続される。

上記のような構成において、通常動作時には、バイポーラトランジスタ３３はオフ状態となり、リーク電流はほとんど流れない。これに対し、サージが印加されると電源端子２４からダイオード２６−１〜２６−ｎを介してサイリスタ２１のゲートにトリガ電流が供給される。続いて、キャパシタ３０による変位電流によりバイポーラトランジスタ３３にベース電流が供給され、このバイポーラトランジスタ３３がオン状態となる。これによって、サイリスタ２１が点弧され、電源端子２４に印加されたサージが電源端子２５に導かれ内部回路が保護される。

従って、このような構成によれば、トリガ回路として働くダイオード２６−１〜２６−ｎの段数を減らしてトリガ電圧を下げても、通常動作時にはバイポーラトランジスタ３３がオフ状態となってリーク電流の経路を遮断できる。また、サージ印加時には、バイポーラトランジスタ３３がオン状態となって図１１に示した回路における抵抗１３と同様に働くので、保護能力が低下することはない。

なお、上記第６の実施形態では、静電保護回路を電源端子２４，２５間に設ける場合を例に取って説明したが、Ｉ／Ｏ端子と電源端子２５間に設けても同様な保護動作を行うことができる。この際、第３乃至第５の実施形態と同様に、Ｉ／Ｏ端子にキャパシタ３０と抵抗３１からなる時定数回路が接続され、通常動作時にデータの入出力が遅くなるので、必要な保護特性に応じて回路を使い分けるのが好ましい。

［第１の変形例］
上記第１，第３乃至第６の実施形態では、サイリスタ２１のアノードを電源端子２４に接続する場合を例に取って説明したが、図１０に示すようにサイリスタ２１のアノードと電源端子２４間にダイオード３４を設けても良い。ダイオード３４を設けることによって、使用する電源系に応じてサイリスタ２１のスナップバック特性をシフト（調整）できる。

また、例えば第２の実施形態や第１，第３乃至第６の実施形態における適用例のように、サイリスタ２１のアノードをＩ／Ｏ端子２８に接続する構成の場合も同様に、サイリスタ２１のアノードとＩ／Ｏ端子２８間にダイオード３４を設けることができる。

更に、図１０では、１個のダイオード３４を設けているが、スナップバック特性のシフト量に応じて複数段設けても良い。

［第２の変形例］
上記第１乃至第６の実施形態では、トリガ回路におけるダイオード２６−１のアノードを電源端子２４（サイリスタ２１のアノード）に接続したが、サージが印加されたときにトリガ電流を生成してサイリスタ２１のゲートに供給できれば、他の端子や回路に接続しても良い。

［第３の変形例］
上記第１乃至第６の実施形態では、トリガ回路をダイオード２６−１〜２６−ｎで構成する場合について説明したが、他の構成のトリガ回路にも適用可能である。

［第４の変形例］
上記第３乃至第６の実施形態では、サージ検知／リーク低減回路２３におけるサージを検知する回路部をキャパシタ３０と抵抗３１で構成する場合について説明したが、サージが入ったときにスイッチ素子（ＭＯＳトランジスタ２７，２９やバイポーラトランジスタ３２，３３）をオンさせ、通常動作時にオフさせることができれば、他の構成の回路を用いても良い。

以上第１乃至第６の実施形態と第１乃至第４の変形例を用いてこの発明の説明を行ったが、この発明は上記各実施形態やその変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態とその変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態やその変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の実施形態に係る半導体装置について説明するためのもので、静電保護回路の概略構成を示す回路図。この発明の第１の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図。図２に示した静電保護回路における通常動作時とサージ印加時のＭＯＳトランジスタのドレイン・ソース間電圧とドレイン・ソース間電流との関係を示す特性図。図２に示した静電保護回路におけるサイリスタの電圧電流特性図。この発明の第２の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図。この発明の第３の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図。この発明の第４の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図。この発明の第５の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図。この発明の第６の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図。この発明の第１，第３乃至第６の実施形態に係る半導体装置における静電保護回路の第１の変形例を示す回路図。従来の半導体装置について説明するためのもので、静電保護回路の構成例を示す回路図。ＭＯＳトランジスタのゲート酸化膜が厚い場合と薄い場合の静電保護回路に要求される電圧電流特性を示しており、（ａ）図はゲート酸化膜が厚い場合の特性図、（ｂ）図はゲート酸化膜が薄い場合の特性図。

符号の説明

２１…サイリスタ（ＳＣＲ）、２２…トリガ回路、２３…サージ検知／リーク低減回路、２４…第１の端子（電源端子）、２５…第２の端子（電源端子）、２６−１〜２６−ｎ…ダイオード、２７…Ｎチャネル型ＭＯＳトランジスタ、２８…第３の端子（Ｉ／Ｏ端子）、２９…Ｐチャネル型ＭＯＳトランジスタ、３０…キャパシタ、３１…抵抗、３２…ＰＮＰ型バイポーラトランジスタ、３３…ＮＰＮ型バイポーラトランジスタ、３４…ダイオード。

Claims

アノードが第１の端子に接続され、カソードが第２の端子に接続されたサイリスタと、
前記第１の端子にサージが印加されたときに、前記サイリスタを点弧するように構成されたトリガ回路と、
ドレインまたはソースが前記サイリスタのゲートに接続され、ソースまたはドレインが前記第２の端子に接続され、ゲートが前記サイリスタのゲートに接続された第１導電型のＭＯＳトランジスタを備え、通常動作時には前記トリガ回路から前記第２の端子に流れる電流を遮断し、サージ印加時には前記トリガ回路とともに前記サイリスタを点弧するためのトリガ電圧を設定するように構成されたサージ検知／リーク低減回路と
を具備することを特徴とする半導体装置。
アノードがＩ／Ｏ端子に接続され、カソードが接地端子に接続されたサイリスタと、
前記Ｉ／Ｏ端子にサージが印加されたときに、前記サイリスタを点弧するように構成されたトリガ回路と、
ソースまたはドレインが前記サイリスタのゲートに接続され、ドレインまたはソースが前記接地端子に接続され、ゲートが電源端子に接続された第２導電型のＭＯＳトランジスタを備え、通常動作時には前記トリガ回路から前記接地端子に流れる電流を遮断し、サージ印加時には前記トリガ回路とともに前記サイリスタを点弧するためのトリガ電圧を設定するように構成されたサージ検知／リーク低減回路と
を具備することを特徴とする半導体装置。
アノードが第１の端子に接続され、カソードが第２の端子に接続されたサイリスタと、
前記第１の端子にサージが印加されたときに、前記サイリスタを点弧するように構成されたトリガ回路と、
前記サイリスタのゲートと前記第２の端子間に接続されたスイッチ素子と、前記第１の端子と前記第２の端子間の電圧に基づいて前記スイッチ素子をオン／オフ制御する時定数回路とを備え、通常動作時には前記トリガ回路から前記第２の端子に流れる電流を遮断し、サージ印加時には前記トリガ回路とともに前記サイリスタを点弧するためのトリガ電圧を設定するように構成されたサージ検知／リーク低減回路と
を具備することを特徴とする半導体装置。
前記スイッチ素子はトランジスタであり、前記時定数回路は、前記第１の端子と前記第２の端子間に直列接続されたキャパシタと抵抗とを備え、
前記キャパシタと抵抗との接続点の電位で前記トランジスタがオン／オフ制御されることを特徴とする請求項３に記載の半導体装置。