CN101814498B - 一种内嵌nmos辅助触发可控硅结构 - Google Patents
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Abstract
本发明公开了一种内嵌NMOS辅助触发可控硅器件，包括P型衬底，P型衬底上设置N阱和P阱，N阱和P阱的交界处上方横跨有NMOS的栅氧以及位于栅氧上方的多晶硅栅，P阱上依次设有第一P+注入区、第一浅壕沟隔离和第一N+注入区；N阱上依次设有第二N+注入区、第二P+注入区、第二浅壕沟隔离和第三N+注入区；所述的第二P+注入区和第三N+注入区均接入电学阳极，第一P+注入区和第一N+注入区均接入电学阴极；所述的多晶硅栅通过触发电路接入电学阳极和电学阴极。本发明内嵌NMOS辅助触发可控硅器件触发电压低，能够在相应范围内调整且结构简单。
Description
技术领域
本发明属于集成电路领域，特别涉及利用NMOS辅助触发可控硅构建静电放电防护器件，用于改善集成电路ESD防护的可靠性。
背景技术
自然界的静电放电(ESD)现象对q集成电路的可靠性构成严重的威胁。在工业界，集成电路产品的失效30％都是由于遭受静电放电现象所引起的，而且越来越小的工艺尺寸，更薄的栅氧厚度都使得集成电路受到静电放电破坏的几率大大增加。因此，改善集成电路静电放电防护的可靠性对提高产品的成品率具有不可忽视的作用。
静电放电现象的模式通常分为四种：HBM(人体放电模式)，MM(机器放电模式)，CDM(组件充电放电模式)以及电场感应模式(FIM)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。
在ESD防护的发展过程中，二极管、GGNMOS(栅接地的NMOS)、SCR(可控硅)等器件通常被作为ESD防护单元。
常用的可控硅如图1所示，P型衬底上是P、N双阱，P阱和N阱上均有两个注入区，分别是N+注入区和P+注入区。其中N阱的N+注入区设置在远离P阱的一端，N阱的P+注入区设置在靠近P阱的一端；P阱的P+注入区设置在远离N阱的一端，P阱的N+注入区设置在靠近N阱的一端。所有的注入区之间使用浅壕沟隔离(STI)。N阱的N+注入区和P+注入区接电学阳极(Anode)，P阱的N+注入区和P+注入区接电学阴极(Cathode)。图2是和该SCR结构相对应的电原理图。
在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位。而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。但是该SCR触发电压一般较高，对于5V及以下的工作电压不能有效保护。
发明内容
本发明提供了一种触发电压低，能够在相应范围内调整且结构简单的静电放电防护器件。
一种内嵌NMOS辅助触发可控硅器件，包括P型衬底，P型衬底上设置N阱和P阱，所述的N阱和P阱的交界处上方横跨有NMOS的栅氧以及位于栅氧上方的多晶硅栅，多晶硅栅下方的P阱表面区域为NMOS的沟道，多晶硅下方的N阱表面区域为漂移区；
所述的P阱上依次设有第一P+注入区、第一浅壕沟隔离(浅沟槽隔离)和第一N+注入区，其中第一N+注入区临近N阱和P阱的交界处；
所述的N阱上依次设有第二N+注入区、第二P+注入区、第二浅壕沟隔离和第三N+注入区，其中第二N+注入区临近N阱和P阱的交界处；
所述的第二P+注入区和第三N+注入区均接入电学阳极，第一P+注入区和第一N+注入区均接入电学阴极；所述的多晶硅栅通过触发电路接入电学阳极和电学阴极。
所述的触发电路由电阻和电容构成，其中电容的一端与电阻的一端相连接且接入多晶硅栅，电容的另一端接入电学阳极，电阻的另一端接入电学阴极。
在本发明内嵌NMOS辅助触发可控硅器件中NMOS结构位于N阱和P阱的交界处上方，其中：
第一N+注入区相当于NMOS结构的源极；
第二N+注入区相当于NMOS结构的漏极；
栅氧上方的多晶硅栅相当于NMOS结构的栅极；
多晶硅栅下方的P型区域为NMOS的沟道；
多晶硅下方的N型区域为漂移区。
本发明内嵌NMOS辅助触发可控硅器件利用NMOS辅助触发的可控硅能减小可控硅开启电压，结构简单，占用版图面积小，电流均匀，鲁棒性好，稳定可靠等优点。
附图说明
图1为现有技术的可控硅SCR静电放电防护器件的剖面图；
图2为图1的等效电路原理图；
图3为本发明内嵌NMOS辅助触发可控硅器件的剖面图；
图4为图3的俯视图；
图5为图3的等效电路原理图。
具体实施方式
如图3和图4所示，本发明内嵌NMOS辅助触发可控硅器件包括P型衬底31，P型衬底31上设置N阱32和P阱33，P阱和N阱交界处上方为N型金属氧化物半导体场效应管(NMOS)结构。
P阱33上从一侧向另一侧依次设置第一P+注入区34，NMOS的第一N+注入区35a，P阱上方的第一P+注入区34和第一N+注入区35a中间用浅壕沟隔离STI 40隔开。
NMOS的多晶硅栅38和栅氧39横跨在N阱和P阱的交界处，
N阱上设有第二N+注入区35b即NMOS的漏区，紧邻着第二N+注入区有第二P+注入区36，N阱最右端设有第三N+注入区37。两阱上跨接的NMOS的两个N+注入区(35a，35b)分别在P阱33和N阱32上。第二P+注入区36紧挨第二N+注入区35b，第三N+注入区37与第二P+注入区36中间用STI 41隔开。
分别由第二P+注入区36——N阱32和第二N+注入区35b——P阱33——第一N+注入区35a构成可控硅的P-N-P-N结构，由第三N+注入区37与第二P+注入区36用金属线相连接作为电学阳极，第一N+注入区35a和第一P+注入区34做为电学阴极，NMOS栅极(多晶硅栅38)外接片上RC触发电路，RC时间常数约为1us，以保证NMOS足够开启时间来辅助触发SCR泄放ESD电流，同时保证正常上电时不会开启。
本发明中的P型衬底，P阱，N+，P+注入区和NMOS结构，采用现有的标准CMOS集成电路制造工艺即可实现。
参见图5本发明在标准CMOS工艺基础上，利用可控硅中寄生并联NMOS辅助触发，来实现可控硅在较低电压下开启。由第三N+注入区与第二P+注入区用金属线相连接作为电学阳极。第一N+注入区和第一P+注入区做为电学阴极，NMOS栅极外接RC触发电路，RC时间常数约为lus，以保证NMOS足够开启时间来辅助触发SCR泄放ESD电流，同时保证正常上电时不会开启。当阳极出现ESD信号时，较大的电压能导致N阱与P阱的PN结雪崩击穿，产生的雪崩电流流过P阱的阱电阻R_pwell产生压降，当这个压降大于寄生NPN三极管的开启电压，NPN寄生三极管开启，同时由于正反馈使PNP寄生三极管也开启，整个SCR器件被导通，开始泄放ESD电流，同时将SCR两端电压钳制在较低电位。并联的NMOS结构由于阳极出现的ESD高电位，栅极通过RC耦合的高电位与接地的阴极(即NMOS源极)形成电压差而开启，辅助电流由N阱流入P阱，NMOS引起的电流通过P阱电阻产生压降，从而辅助SCR开启。我们可以改变NMOS的长度和宽度来调整SCR的开启电压和钳位电压，以保证在钳位状态下不会发生栓(闩)锁效应，同时合理设置RC常数保证整个器件在正常电平信号下不会开启，而在静电电流信号到来时，可以顺利辅助触发泄放ESD电流。
Claims (2)
1.一种内嵌NMOS辅助触发可控硅器件，包括P型衬底(31)，P型衬底(31)上设置N阱(32)和P阱(33)，其特征在于：所述的N阱(32)和P阱(33)的交界处上方横跨有NMOS的栅氧(39)以及位于栅氧(39)上方的多晶硅栅(38)；
所述的P阱(33)上依次设有第一P+注入区(34)、第一浅壕沟隔离(40)和第一N+注入区(35a)，其中第一N+注入区(35a)临近N阱(32)和P阱(33)的交界处；
所述的N阱(32)上依次设有第二N+注入区(35b)、第二P+注入区(36)、第二浅壕沟隔离(41)和第三N+注入区(37)，其中第二N+注入区(35b)临近N阱(32)和P阱(33)的交界处，所述第二N+注入区(35b)紧邻所述第二P+注入区(36)；
所述的第二P+注入区(36)和第三N+注入区(37)均接入电学阳极，第一P+注入区(34)和第一N+注入区(35a)均接入电学阴极；所述的多晶硅栅(38)通过RC触发电路接入电学阳极和电学阴极。
2.根据权利要求1所述的内嵌NMOS辅助触发可控硅器件，其特征在于，所述的RC触发电路由电阻和电容构成，其中电容的一端与电阻的一端相连接且接入多晶硅栅(38)，电容的另一端接入电学阳极，电阻的另一端接入电学阴极。
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