KR102099371B1 - Esd 보호 회로를 구비한 반도체 장치 - Google Patents

Esd 보호 회로를 구비한 반도체 장치 Download PDF

Info

Publication number
KR102099371B1
KR102099371B1 KR1020140012147A KR20140012147A KR102099371B1 KR 102099371 B1 KR102099371 B1 KR 102099371B1 KR 1020140012147 A KR1020140012147 A KR 1020140012147A KR 20140012147 A KR20140012147 A KR 20140012147A KR 102099371 B1 KR102099371 B1 KR 102099371B1
Authority
KR
South Korea
Prior art keywords
terminal
input terminal
protection element
nmos transistor
type
Prior art date
Application number
KR1020140012147A
Other languages
English (en)
Other versions
KR20140100425A (ko
Inventor
다카시 가타쿠라
히로후미 하라다
요시츠구 히로세
Original Assignee
에이블릭 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이블릭 가부시키가이샤 filed Critical 에이블릭 가부시키가이샤
Publication of KR20140100425A publication Critical patent/KR20140100425A/ko
Application granted granted Critical
Publication of KR102099371B1 publication Critical patent/KR102099371B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0274—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the electrical biasing of the gate electrode of the field effect transistor, e.g. gate coupled transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps

Abstract

(과제) 면적이 작은 ESD 보호 회로를 제공한다.
(해결 수단) 일단이 입력 단자(11)에 접속된, N형의 웰 내의 P형의 확산 저항(12)과, 전원 단자에 접속된 N형의 웰과 확산 저항(12) 사이의 다이오드(14)와, 게이트 및 소스가 접지 단자에 접속되고, 드레인이 확산 저항(12)의 타단에 접속된 NMOS 트랜지스터(15)와, 전원 단자와 접지 단자 사이에 발생하는 기생 다이오드를 구비한다.

Description

ESD 보호 회로를 구비한 반도체 장치{SEMICONDUCTOR DEVICE HAVING AN ESD PROTECTION CIRCUIT}
본 발명은, 반도체 장치에 관한 것이다. 특히 반도체 장치의 입력 단자를 보호하기 위한 ESD 보호 회로에 관한 것이다.
종래의 반도체 장치의 입력 단자에 있어서의 ESD 보호 회로에 대해서 설명한다. 도 5는, 종래의 입력 단자에 있어서의 ESD 보호 회로를 나타내는 회로도이다.
입력 단자(91)에 직렬로 접속된 저항(92~93)은, 서지가 입력 단자(91)로부터 내부 회로에 전달되는 것을 늦춰, 내부 회로로의 돌입전류를 방지한다. PMOS 트랜지스터(94) 및 NMOS 트랜지스터(95)는, 통상시에, 오프되어 있으나, 서지가 입력 단자(91)로부터 침입했을 때에, 드레인의 PN 접합의 애벌란시(avalanche) 항복에 의해서 과전류가 전원 단자 또는 접지 단자에 방전된다. 이에 의해, 내부 회로는, 서지에 의한 과전류로부터 보호된다(예를 들면, 특허 문헌 1 참조).
일본국 특허 공개 평 11-121750호 공보
종래의 보호 회로에서는, 입력 단자마다 서지에 의한 큰 전류를 흘릴 수 있도록 큰 면적을 갖는 PMOS 트랜지스터 혹은 NMOS 트랜지스터를, 전원 단자 혹은 접지 단자와 입력 단자 사이에, 각각 배치하는 것이 필요하고, 반도체 장치인 IC칩의 면적을 축소하는데 있어서의 장해가 되는 경우가 있다. 본 발명은, 상기 장해를 감안하여 이루어지고, 종래보다도 면적이 작은 ESD 보호 회로를 갖는 반도체 장치를 제공하는 것을 과제로 한다.
본 발명은, 상기 과제를 해결하기 위해서, P형의 반도체 기판과, 상기 반도체 기판에 설치된 N형의 웰과, 일단이 입력 단자에 접속된, 상기 웰에 설치된 P형의 확산 저항과, 전원 단자에 접속된 상기 웰과 및 상기 확산 저항 사이에 형성된 기생 다이오드와, 게이트 및 소스가 접지 단자에 접속되고, 드레인이 상기 확산 저항의 타단에 접속된 제1의 NMOS 트랜지스터와, 상기 전원 단자와 상기 접지 단자 사이에 배치된, 게이트가 접지된 제2의 NMOS 트랜지스터를 갖고, 상기 제1의 NMOS 트랜지스터의 게이트에 대전한 전자는, 상기 제2의 NMOS 트랜지스터 및 상기 기생 다이오드를 통해, 상기 입력 단자로부터 빼내어지는 것을 특징으로 하는 ESD 보호 회로를 구비한 반도체 장치로 한다.
본 발명에 의하면, 입력 단자에 있어서의 ESD 보호 회로에 있어서, 전원 단자측에 다이오드를 배치하고, 종래 있던 PMOS 트랜지스터를 필요로 하지 않으므로, 그만큼, 반도체 장치의 면적을 작게 하는 것이 가능해진다.
도 1은 ESD 보호 회로를 갖는 반도체 장치를 나타내는 회로도이다.
도 2는 저항 및 기생 다이오드를 나타내는 도면이며, (A)는 단면도이며, (B)는 평면도이다.
도 3은 저항 및 기생 다이오드를 나타내는 도면이며, (A)는 단면도이며, (B)는 평면도이다.
도 4는 다른 ESD 보호 회로를 갖는 반도체 장치를 나타내는 회로도이다.
도 5는 종래의 ESD 보호 회로를 나타내는 회로도이다.
도 6은 다른 ESD 보호 회로를 갖는 반도체 장치를 나타내는 회로도이다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명한다.
[실시예 1]
우선, 입력 단자에 있어서의 ESD 보호 회로의 구성에 대해서 설명한다. 도 1은, ESD 보호 회로의 등가 회로도를 나타내고 있다. 도 2는 도 1의 저항 및 기생적으로 발생하는 다이오드를 나타내는 도면이며, (A)는 단면도이며, (B)는 평면도이다.
입력 단자(11)에 설치되는 ESD 보호 회로(10)는, P형의 확산 저항(12), 저항(13), 다이오드(14), 및, NMOS 트랜지스터(15)를 구비하고 있다. 도 2에 나타낸 바와 같이, P형의 반도체 기판 상에 설치된 N형의 웰(18) 내의 P형의 확산 저항(12)의 일단은, 입력 단자(11)에 접속되어 있다. N형의 웰(18)은, 전원 단자에 접속되어 있다. 다이오드(14)는, 애노드가 확산 저항(12)에, 캐소드가 전원 단자에 접속되어 있다. 도 2에서는, N형의 웰(18)과 P형의 확산 저항(12) 사이에 발생하는 다이오드이며, 전원 단자로부터 봤을 때 역방향으로 접속되게 된다.
NMOS 트랜지스터(15)의 게이트 및 소스는 접지 단자에 접속되고, 백 게이트도 접지 단자에 접속되고, 드레인은 확산 저항(12)의 타단에 접속된다. 저항(13)의 일단은 확산 저항(12)의 타단에 접속되고, 저항(13)의 타단은 내부 회로에 접속된다. 여기서, 다이오드(14)는 확산 저항(12)에 기생하여 형성되므로, 도 1의 등가 회로도와 같이 명확한 1개의 다이오드로서 접속되어 있는 것은 아니다. 중요한 것은, 전원 단자 사이의 다이오드(14)가 NMOS 트랜지스터(15)보다도 입력 단자(11)의 가까이에 설치되는 것이다. 이 배치는, 확산 저항(12)과 기생 용량에 의해, 전류가 지연되고 있는 동안에, 입력 단자와 전원 단자 사이에 설치된 다이오드(14)를 통과하고, 또한, 캐소드가 전원 단자에 접속되고, 애노드가 접지 단자에 접속된, P형 반도체 기판 상에 설치된 다이오드(21)를 통과하는 전류 경로(20)를 확립하기 위해서 필요하다.
P형의 반도체 기판(17)의 표면에 설치된 N형의 웰(18)에는 N형의 확산 영역(19)이 설치되어 있다. 이 확산 영역(19)은, 전원 단자에 접속된다. 또, N형의 웰(18)에, P형의 고농도의 확산 영역(12a, 12b) 및 P형의 저농도의 확산 영역(12c)으로 이루어지는 확산 저항(12)이 설치된다. 이 확산 영역(12a)(확산 저항(12)의 일단)에는, 입력 단자(11)가 접속된다. 여기에서는, N형의 웰(18)의 컨택트를 위한 N형의 확산 영역(19)은, 확산 영역(12b)(확산 저항(12)의 타단) 부근에만 설치되어 있다.
다음의 이 회로에 있어서 특징적인 ESD 보호 동작에 대해서 설명한다.
ESD에 대한 내성(강도)을 측정하는 경우에, 반도체 장치의 기판 혹은 게이트 등의 용량에 음의 전하를 갖는 전자를 축적하여 대전시키고, 그 후, 선택된 단자로부터 축적된 전자를 단번에 빼내는(전류의 방향으로는 단번에 흘려 넣는) 시험 방법이 있고, CDM(charged device model) 시험이라고 불리거나 하고 있다. 이 경우, 만약 다이오드(14)가 없다고 하면, NMOS 트랜지스터(15)의 기판 영역에 전류가 흘러들어가, 순간적으로 게이트 전극과 기판 사이에 전위차를 일으켜, 이 NMOS 트랜지스터의 파괴로 연결될 우려가 있다. 이 원인은, NMOS 트랜지스터(15)의 게이트에 쌓인 전자를 빼내는 입력 단자로부터 다이오드(14), 전원 단자, 다이오드(21), 접지 단자를 통하는 경로(20)가 없어지기 때문에, 본래 동전위인 게이트 전극과 기판 사이에 전위차가 발생하기 때문이라고 생각하고 있다. 또한, 여기서 전원 전위와 접지 전위 사이의 다이오드(21)에 있어서는 순방향이 아니라 역방향의 전류가 흐르게 된다. 이와 같이, 입력 단자와 접지 단자 사이에 전류 경로(20)가 있는 것이 필요하고, 다이오드(14) 및 다이오드(21)가 그 역할을 담당하고 있다.
여기서, 저항(12~13)은, 전하의 빼냄에 의한 서지 전류가 입력 단자(11)로부터 내부 회로에 전달되는 것을 늦추어, 내부 회로로의 돌입전류를 방지한다. 다이오드(14) 및 NMOS 트랜지스터(15)는, 통상시에, 오프되어 있으나, 입력 단자(11)로부터 축적된 전하를 빼낼 때에는, NMOS 트랜지스터(15)의 드레인은 애벌란시 항복에 의해, 다이오드(14)는 전류 경로(20)의 확립에 의해, P형 반도체 기판 및 게이트에 축적된 전하가 입력 단자에 방전된다. 이와 같이 하여, 내부 회로는 서지 전류로부터 보호된다.
또한, 도 3에 나타낸 바와 같이, 웰(18)의 컨택트를 위한 N형의 확산 영역(19)은, 확산 저항(12)을 둘러싸도록 설치해도 된다.
또, 다이오드(14)는 확산 저항(12)에 기생적으로 발생한 다이오드가 아니라, 독립한 다이오드여도 되고, 또한, 입력계로 상에서 저항(12)보다도 입력 단자(11)의 가까이에 배치하는 것도 가능하다.
[실시예 2]
도 4는 실시예 2로서 다른 실시 형태를 나타내는 등가 회로도이다. 도 1에 나타낸 실시예 1과는, 전원 단자와 접지 단자 사이의 보호 소자가 다이오드가 아니라, P형 반도체 기판 상에 설치된, 게이트가 오프된 NMOS 트랜지스터(22)로 되어 있는 점이 상이하다. NMOS 트랜지스터(22)에는 접지된 게이트가 있으므로 같은 불순물 농도로 구성되는 다이오드보다도 브레이크 다운 전압을 낮게 설정하는 것이 가능하다. 보호 회로의 동작으로는 실시예 1과 동일하다. 드레인과 반도체 기판 사이의 PN 접합이 브레이크 다운함으로써 전류 경로(20)를 형성한다.
[실시예 3]
도 6은 실시예 3으로서 다른 실시 형태를 나타내는 등가 회로도이다. 도 1에 나타낸 실시예 1과 기본적 구성은 동일하다. 상이점은, 저항(13)에 접속되는 내부 회로의 구성을 구체적으로 나타낸 점이다.
도 6에 나타내는 내부 회로는, NMOS 트랜지스터(23)와 PMOS 트랜지스터(24)의 드레인을 서로 접속한, 소위 인버터 회로(25)를 입력 부분에 포함하고 있다. 이 인버터 회로(25)는, 그 공통 게이트 단자(30)가 저항(13)을 통해 입력 단자(11)에 접속되어 있다. 실시예 3에 나타낸 형태는, 다이오드(14)없이는, CDM 시험에 있어서의 ESD 내성(강도)이 약한 구성이다. 즉, 본 발명의 효과가 보다 발휘되는 구성이다. 그 이유는, 입력 단자(11)로부터 봤을 때, 전하의 방전 루트가 NMOS 트랜지스터(15)로 한정되기 때문이다.
입력 단자(11)에 대해 CDM 시험을 행한 경우, IC칩에 차지된, 방전 루트(28)를 통과해 방전된다. 언뜻 보기에, 보호 다이오드(게이트가 접지 단자에 접속된 NMOS 트랜지스터)(27) 및 저항(13)을 경유하여 입력 단자(11)에 도달하는 루트도 있는 것 같게도 보인다. 그러나, 이 방전 루트는 저항(13)에 저해되어, 실제로는 기능하지 않는다. 즉, 차지된 모든 전하는 NMOS 트랜지스터(15)를 통과하는 방전 루트(28)에 집약되어 버려, NMOS 트랜지스터(15)의 게이트-기판간에 전위차가 발생하여 절연 파괴에 이르게 된다.
그래서, 본 발명에서는, 확산 저항(12)과 기생 다이오드(14)를 구비하는 구성으로 함으로써, 방전 루트(29)를 형성한다. 그 결과, 방전 루트(28)와 방전 루트(29) 쌍방에서 전하를 분산시켜 내보낼 수 있다. 따라서, NMOS 트랜지스터(15) 이외에도 방전 루트를 확보할 수 있어, CDM 시험에 의한 ESD 내성(강도)을 높일 수 있다.
또한, 종래의 CDM 시험의 보호 방법으로서, 입력 단자에는 도 6에 나타낸 보호 다이오드(26 및 27)(게이트가 전원 단자에 접속된 PMOS 트랜지스터 및 게이트가 접지 단자에 접속된 NMOS 트랜지스터)를 구비하는 것이 일반적으로 알려져 있다. 이 보호 다이오드를 삽입함으로써, 인버터 회로(25)의 게이트-기판간에 전위차가 발생하기 어려워져, CDM 테스트에 대한 내성은 향상된다. 그러나, 이에 의해서 보호할 수 있는 것은 어디까지나 인버터 회로(25)를 구성하는 NMOS 트랜지스터 혹은 PMOS 트랜지스터의 게이트 부분이다. 저항(13)이 존재하는 경우에는, 보호 다이오드(26 혹은 27)로 NMOS 트랜지스터(15)를 보호할 수 없다. 그 때문에 본 실시예에 나타낸 구성이 효과를 발휘하게 된다.
10:ESD 보호 회로
11:입력 단자
12:확산 저항
13:저항
14:확산 저항의 기생 다이오드
15:입력 단자에 접속되는 NMOS 트랜지스터
20:게이트 전극에 이르는 전류 경로
21:전원 단자와 접지 단자 사이의 다이오드
22:전원 단자와 접지 단자 사이의 NMOS 트랜지스터
23:NMOS 트랜지스터(내부 회로)
24:PMOS 트랜지스터(내부 회로)
25:인버터 회로
26, 27:게이트 보호 다이오드
28:방전 루트(그 1)
29:방전 루트(그 2)
30:공통 게이트 단자

Claims (9)

  1. P형의 반도체 기판과,
    상기 P형의 반도체 기판에 설치된 N형의 웰과,
    상기 P형의 반도체 기판에 설치된 접지 단자와,
    상기 N형의 웰에 설치된 전원 단자와,
    상기 P형의 반도체 기판에 설치되어 입력 단자와 상기 접지 단자의 사이에 흐르는 서지 전류 및 상기 전원 단자와 상기 입력 단자의 사이에 흐르는 서지 전류로부터 내부 회로를 보호하는 제1 NMOS 트랜지스터로 이루어지는 제1 보호 소자와,
    상기 P형의 반도체 기판에 설치되어 상기 전원 단자와 상기 접지 단자의 사이에 흐르는 서지 전류 및 상기 전원 단자와 상기 입력 단자의 사이에 흐르는 서지 전류로부터 내부 회로를 보호하는 제2 NMOS 트랜지스터로 이루어지는 제2 보호 소자와,
    상기 N형의 웰 내에 설치된 P형의 확산 저항으로 이루어지는 제3 보호 소자와,
    상기 N형의 웰 및 상기 P형의 확산 저항 사이에 형성된 다이오드로 이루어지는 제4 보호 소자를 가지고,
    상기 P형의 확산 저항의 일단은 입력 단자, 타단은 상기 제1의 NMOS 트랜지스터의 드레인에 접속되고, 또한 내부 회로로 접속되고,
    상기 제1의 NMOS 트랜지스터의 게이트 및 소스는 상기 접지 단자에 접속되고,
    상기 제2의 NMOS 트랜지스터의 드레인은 상기 전원 단자에 접속되고, 상기 제2의 NMOS 트랜지스터의 게이트 및 소스는 상기 접지 단자에 접속되고,
    상기 제4 보호 소자의 면적은 평면으로 볼 때 상기 제1 보호 소자 및 상기 제2 보호 소자보다도 작고, 상기 전원 단자와 상기 입력 단자의 사이에 접속되어 있는 보호 소자는 상기 제3 보호 소자 및 상기 제4 보호 소자만인 것을 특징으로 하는 ESD 보호 회로를 구비한 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제1의 NMOS 트랜지스터의 게이트에 대전한 전자는, 상기 제2의 NMOS 트랜지스터 및 상기 다이오드를 통해, 상기 입력 단자로부터 빼내어지는 것을 특징으로 하는 ESD 보호 회로를 구비한 반도체 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 확산 저항의 타단과 상기 내부 회로 사이에, 일단이 상기 확산 저항의 타단에 접속되고, 타단이 상기 내부 회로에 접속되는 저항을 더 구비한 것을 특징으로 하는 ESD 보호 회로를 구비한 반도체 장치.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 전원 단자를 위한 N형의 확산 영역이, 상기 확산 저항의 타단 부근에만 설치되어 있는 것을 특징으로 하는 ESD 보호 회로를 구비한 반도체 장치.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 전원 단자를 위한 N형의 확산 영역이, 상기 확산 저항을 둘러싸도록 설치되어 있는 것을 특징으로 하는 ESD 보호 회로를 구비한 반도체 장치.
  6. 청구항 1 또는 청구항 2에 있어서,
    상기 내부 회로는 제2의 입력 단자를 갖고, 상기 제2의 입력 단자는 인버터 회로의 공통 게이트 단자인 것을 특징으로 하는 ESD 보호 회로를 구비한 반도체 장치.
  7. P형의 반도체 기판과,
    상기 P형의 반도체 기판에 설치된 N형의 웰과,
    상기 P형의 반도체 기판에 설치된 접지 단자와,
    상기 N형의 웰에 설치된 전원 단자와,
    상기 P형의 반도체 기판에 설치되어 입력 단자와 상기 접지 단자의 사이에 흐르는 서지 전류 및 상기 전원 단자와 상기 입력 단자의 사이에 흐르는 서지 전류로부터 내부 회로를 보호하는 NMOS 트랜지스터로 이루어지는 제1 보호 소자와,
    상기 P형의 반도체 기판에 설치되어 상기 전원 단자와 상기 접지 단자의 사이에 흐르는 서지 전류 및 상기 전원 단자와 상기 입력 단자의 사이에 흐르는 서지 전류로부터 내부 회로를 보호하는 제1 다이오드로 이루어지는 제2 보호 소자와,
    상기 N형의 웰 내에 설치된 P형의 확산 저항으로 이루어지는 제3 보호 소자와,
    상기 N형의 웰 및 상기 P형의 확산 저항 사이에 형성된 제2 다이오드로 이루어지는 제4 보호 소자를 가지고,
    상기 P형의 확산 저항의 일단은 입력 단자, 타단은 상기 NMOS 트랜지스터의 드레인에 접속되고, 또한 내부 회로로 접속되고,
    상기 NMOS 트랜지스터의 게이트 및 소스는 상기 접지 단자에 접속되고,
    상기 제1의 다이오드의 캐소드는 상기 전원 단자에 접속되고, 애노드는 상기 접지 단자에 접속되고,
    상기 제4 보호 소자의 면적은 평면으로 볼 때 상기 제1 보호 소자 및 상기 제2 보호 소자보다도 작고, 상기 전원 단자와 상기 입력 단자의 사이에 접속되어 있는 보호 소자는 상기 제3 보호 소자 및 상기 제4 보호 소자만인 것을 특징으로 하는 ESD 보호 회로를 구비한 반도체 장치.
  8. 청구항 7에 있어서,
    상기 NMOS 트랜지스터의 게이트에 대전한 전자는, 상기 제1의 다이오드 및 상기 제2의 다이오드를 통해, 상기 입력 단자로부터 빼내어지는 것을 특징으로 하는 ESD 보호 회로를 구비한 반도체 장치.
  9. 청구항 7 또는 청구항 8에 있어서,
    상기 내부 회로는 제2의 입력 단자를 갖고, 상기 제2의 입력 단자는, 인버터 회로의 공통 게이트 단자인 것을 특징으로 하는 ESD 보호 회로를 구비한 반도체 장치.
KR1020140012147A 2013-02-06 2014-02-03 Esd 보호 회로를 구비한 반도체 장치 KR102099371B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2013-021626 2013-02-06
JP2013021626 2013-02-06
JP2013254351A JP6243720B2 (ja) 2013-02-06 2013-12-09 Ｅｓｄ保護回路を備えた半導体装置
JPJP-P-2013-254351 2013-12-09

Publications (2)

Publication Number Publication Date
KR20140100425A KR20140100425A (ko) 2014-08-14
KR102099371B1 true KR102099371B1 (ko) 2020-04-09

Family

ID=50064478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140012147A KR102099371B1 (ko) 2013-02-06 2014-02-03 Esd 보호 회로를 구비한 반도체 장치

Country Status (6)

Country Link
US (1) US9142543B2 (ko)
EP (1) EP2765606A1 (ko)
JP (1) JP6243720B2 (ko)
KR (1) KR102099371B1 (ko)
CN (1) CN103972230B (ko)
TW (1) TWI603455B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559640B2 (en) 2015-02-26 2017-01-31 Qualcomm Incorporated Electrostatic discharge protection for CMOS amplifier
CN106158850B (zh) * 2016-08-26 2019-06-11 华为技术有限公司 静电放电保护装置及多电源域集成电路
US10381473B2 (en) 2016-12-02 2019-08-13 Vishay-Siliconix High-electron-mobility transistor with buried interconnect
US10224426B2 (en) 2016-12-02 2019-03-05 Vishay-Siliconix High-electron-mobility transistor devices
JP7007564B2 (ja) * 2017-11-10 2022-01-24 ミツミ電機株式会社 レギュレータ用半導体集積回路
TWI778071B (zh) * 2018-06-01 2022-09-21 聯華電子股份有限公司 半導體裝置
US10693288B2 (en) * 2018-06-26 2020-06-23 Vishay SIliconix, LLC Protection circuits with negative gate swing capability
US10833063B2 (en) 2018-07-25 2020-11-10 Vishay SIliconix, LLC High electron mobility transistor ESD protection structures
EP3944316A1 (en) * 2020-07-21 2022-01-26 Nexperia B.V. An electrostatic discharge protection semiconductor structure and a method of manufacture

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002050698A (ja) * 2000-08-02 2002-02-15 Nec Corp 半導体装置
JP2011181848A (ja) * 2010-03-03 2011-09-15 Sharp Corp Ｅｓｄ保護回路及びこれを備えた半導体装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5122794A (ja) * 1974-08-17 1976-02-23 Japan Atomic Energy Res Inst Surarikeiteionzenshoshahonyoru horiorefuinno gurafutojugohoho
JPS5414173A (en) * 1977-07-04 1979-02-02 Seiko Epson Corp Semiconductor device
JPS62101067A (ja) * 1985-10-28 1987-05-11 Nec Corp 入力保護装置
JPH0281468A (ja) * 1988-09-17 1990-03-22 Mitsubishi Electric Corp 入力保護回路
JPH04340761A (ja) * 1991-05-17 1992-11-27 Fujitsu Ltd 半導体集積回路
US5237395A (en) * 1991-05-28 1993-08-17 Western Digital Corporation Power rail ESD protection circuit
JP3568971B2 (ja) * 1993-04-13 2004-09-22 シチズン時計株式会社 半導体装置の保護回路
JPH0766370A (ja) * 1993-08-31 1995-03-10 Fujitsu Ltd 半導体装置
US5903184A (en) * 1995-12-19 1999-05-11 Rohm Co., Ltd. Semiconductor device having protection circuit
US5912494A (en) * 1996-04-02 1999-06-15 Winbond Electronics Corporation Internal ESD protection structure with contact diffusion
JP4054093B2 (ja) 1997-10-09 2008-02-27 株式会社ルネサステクノロジ 半導体装置
JPH11265942A (ja) * 1998-03-18 1999-09-28 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6912109B1 (en) * 2000-06-26 2005-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Power-rail ESD clamp circuits with well-triggered PMOS
US6611025B2 (en) * 2001-09-05 2003-08-26 Winbond Electronics Corp. Apparatus and method for improved power bus ESD protection
TW521420B (en) * 2001-12-21 2003-02-21 Winbond Electronics Corp Electro-static discharge protection device for integrated circuit inputs
US6894881B1 (en) * 2002-02-19 2005-05-17 National Semiconductor Corp ESD protection methods and devices using additional terminal in the diode structures
JP3773506B2 (ja) * 2003-07-24 2006-05-10 松下電器産業株式会社 半導体集積回路装置
GB0606685D0 (en) 2006-04-03 2006-05-10 Xaar Technology Ltd Droplet Deposition Apparatus
JP5279290B2 (ja) * 2008-02-19 2013-09-04 セイコーインスツル株式会社 半導体装置
JP2009196122A (ja) 2008-02-19 2009-09-03 Toshiba Tec Corp インクジェットヘッド、およびその製造方法
JP2010041013A (ja) * 2008-08-08 2010-02-18 Oki Semiconductor Co Ltd 保護回路
US8300370B2 (en) * 2008-11-14 2012-10-30 Mediatek Inc. ESD protection circuit and circuitry of IC applying the ESD protection circuit
JP5546191B2 (ja) * 2009-09-25 2014-07-09 セイコーインスツル株式会社 半導体装置
JP5437773B2 (ja) 2009-10-29 2014-03-12 エスアイアイ・プリンテック株式会社 液体噴射ヘッド、液体噴射装置及び液体噴射ヘッドの製造方法
JP5351714B2 (ja) 2009-11-12 2013-11-27 エスアイアイ・プリンテック株式会社 液体噴射ヘッド、液体噴射装置及び液体噴射ヘッドの製造方法
JP5577082B2 (ja) * 2009-12-08 2014-08-20 ルネサスエレクトロニクス株式会社 半導体装置
JP5603277B2 (ja) * 2011-03-29 2014-10-08 セイコーインスツル株式会社 半導体集積回路のｅｓｄ保護回路
JP5905266B2 (ja) 2011-06-28 2016-04-20 エスアイアイ・プリンテック株式会社 液体噴射ヘッド、液体噴射装置及び液体噴射ヘッドの製造方法
JP5827044B2 (ja) 2011-06-28 2015-12-02 エスアイアイ・プリンテック株式会社 液体噴射ヘッド、液体噴射装置及び液体噴射ヘッドの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002050698A (ja) * 2000-08-02 2002-02-15 Nec Corp 半導体装置
JP2011181848A (ja) * 2010-03-03 2011-09-15 Sharp Corp Ｅｓｄ保護回路及びこれを備えた半導体装置

Also Published As

Publication number Publication date
EP2765606A1 (en) 2014-08-13
CN103972230A (zh) 2014-08-06
TWI603455B (zh) 2017-10-21
TW201448159A (zh) 2014-12-16
US20140217511A1 (en) 2014-08-07
JP2014170919A (ja) 2014-09-18
US9142543B2 (en) 2015-09-22
KR20140100425A (ko) 2014-08-14
JP6243720B2 (ja) 2017-12-06
CN103972230B (zh) 2018-05-22

Similar Documents

Publication Publication Date Title
KR102099371B1 (ko) Esd 보호 회로를 구비한 반도체 장치
US20210202469A1 (en) Transient voltage suppressor and method for manufacturing the same
KR101617958B1 (ko) 입출력 구조물을 위한 수직 나노와이어 트랜지스터
CN103579224B (zh) Esd保护
KR101923763B1 (ko) 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로 및 소자
US20110062522A1 (en) Semiconductor device for electrostatic discharge protection
US20130113036A1 (en) Transistor Assembly as an ESD Protection Measure
US8217421B2 (en) ESD protection device with vertical transistor structure
KR20080076403A (ko) 정전기 방전 보호 소자
US9865586B2 (en) Semiconductor device and method for testing the semiconductor device
US9991253B2 (en) Protection element, protection circuit, and semiconductor integrated circuit
US9502399B1 (en) Diode string circuit configurations with improved parasitic silicon-controlled rectifier (SCR) conduction during electrostatic discharge (ESD) events
US20140167169A1 (en) Esd protection circuit
CN101814498B (zh) 一种内嵌nmos辅助触发可控硅结构
KR100796426B1 (ko) 반도체 장치
US8861151B2 (en) Overvoltage protection circuit and semiconductor integrated circuit
US10916536B2 (en) ESD protection device for a MEMS element
US8866200B2 (en) JFET ESD protection circuit for low voltage applications
KR100612948B1 (ko) 낮은 항복전압을 갖는 정전기 보호회로의 트랜지스터
US10249713B2 (en) Semiconductor device including an ESD protection element
US20020005526A1 (en) Electrostatic discharge protective structure and a method for producing it
KR100713923B1 (ko) 반도체회로용 정전기 보호소자
CN104851877A (zh) 半导体装置
CN116936570A (zh) 静电放电保护电路及半导体装置

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right