JP7007564B2 - レギュレータ用半導体集積回路 - Google Patents
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Description
ところで、半導体集積回路では、静電保護対策として、一般に、入力端子や出力端子に接続された静電保護用のダイオードが設けられ、トランジスタなどの内部素子が破壊されるのを防止するように構成されている(例えば特許文献1,2参照)。
一方、レギュレータICの応用例として、出力端子にコネクタ等により外部機器を接続するように構成したシステム(例えば車載用の通信システムやオーディオシステム)がある。このようなシステムでは、レギュレータから外部デバイスへ電源を供給するために、ICの出力端子が外部接続端子となる。
具体的には、ICの出力端子の電位が接地電位以下に落ちた際に、図6に示す静電保護用ダイオードD3に順方向電流が流れることでマイナスサージからトランジスタQ1を保護することができる。しかし、静電保護用ダイオードD3は通常数ボルトのマイナスサージから保護できるに過ぎず、より大きなマイナスのサージ電圧が印加されると静電保護用ダイオードD3が破壊に至ってしまう。
なお、特許文献1と2のいずれの発明も、ポリシリコン層によって抵抗が形成されるCMOS集積回路における静電保護技術であるのに対し、本発明は、抵抗を拡散層によって形成するバイポーラ集積回路からなるレギュレータICに関する静電保護技術を提供するもので適用対象も異なっている。
直流電圧が入力される電圧入力端子と出力端子との間に接続されたバイポーラ・トランジスタからなる出力制御用トランジスタと、出力のフィードバック電圧に応じて前記出力制御用トランジスタを制御する制御回路と、出力端子と定電位点との間に接続され出力電圧を分圧することで前記フィードバック電圧を生成するブリーダ抵抗と、を備えたレギュレータ用半導体集積回路において、
前記ブリーダ抵抗は、周囲を分離領域で囲まれた状態で半導体基板に設けられた第1の島状半導体領域の表面に形成された拡散層からなり、
前記出力端子と定電位点との間に、前記ブリーダ抵抗と直列をなすように電流制限用抵抗が接続され、
前記電流制限用抵抗は、
周囲を分離領域で囲まれた前記第1の島状半導体領域とは異なる第2の島状半導体領域の表面に形成された拡散層により構成されるとともに、
通常動作時の電流が流れることにより両端に生じる電位差が、当該電流制限用抵抗に寄生する基体ダイオードの順方向電圧を越えることがないように抵抗値が設定されているように構成したものである。
電流制限用抵抗はブリーダ抵抗と直列であれば、ブリーダ抵抗と接地端子との間に接続するようにした構成も回路的には考えられる。しかし、電流制限用抵抗をブリーダ抵抗と接地端子との間に接続した構成は、素子構造によってはデバイス的に問題が生じることがあるが、上記のような構成によれば、何ら不具合をもたらすことなく、サージ電流を抑制し、配線の溶解、溶断等のダメージによる破壊が発生するのを防止することができる。
前記ブリーダ抵抗は、周囲を分離領域で囲まれた状態で半導体基板に設けられた第1の島状半導体領域の表面に形成された拡散層からなり、
電流制限用抵抗は、周囲を分離領域で囲まれた前記第1の島状半導体領域とは異なる第2の島状半導体領域の表面に形成された拡散層により構成されるとともに、前記ブリーダ抵抗が形成されている前記第1の島状半導体領域の島吊り電極と前記出力端子との間に接続されているように構成しても良い。
このような構成であっても、出力端子にマイナスのサージ電圧が印加された際に、何ら不具合をもたらすことなく、出力端子にマイナスのサージ電圧が印加された際に、配線の溶解、溶断等のダメージによる破壊が発生するのを防止することができる。
前記ブリーダ抵抗と前記電流制限用抵抗は、互いに電気的に絶縁されたエピタキシャル層の島状半導体領域の表面に形成された第2導電型の拡散層により構成し、
前記出力制御用トランジスタは、横型バイポーラ・トランジスタまたは第2導電型の埋込層を有する縦型バイポーラ・トランジスタにより構成する。
かかる構成によれば、従前のバイポーラ集積回路の製造プロセスに新たな工程を追加することなく電流制限用抵抗としての拡散層を形成することができ、コストアップを回避することができる。
図1は、本発明を適用した直流電源装置としてのシリーズレギュレータの一実施形態を示す。なお、図1において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路(レギュレータIC)10として形成され、該レギュレータIC10の出力端子OUTにコンデンサCoが接続されて安定な直流電圧を供給する直流電源装置として機能する。
なお、レギュレータIC10は、上記ブリーダ抵抗R1,R2により分圧された電圧VFBが、上記電圧制御用のトランジスタQ1のベース端子を制御する誤差増幅回路としての誤差アンプ11の非反転入力端子にフィードバックされている。そして、誤差アンプ11は、出力のフィードバック電圧VFBと所定の参照電圧Vrefとの電位差に応じて電圧制御用のトランジスタQ1を制御して、出力電圧Voutが所望の電位になるように制御する。
ブリーダ抵抗R1,R2が半導体基板表面に形成された拡散層によって構成されている場合、その等価回路は、図2(A)に示すように、出力端子OUTから接地端子GNDに向かって逆方向となる寄生ダイオードDi1が、抵抗R1,R2と並列に接続されたような回路となる。また、電流制限用の抵抗Rxには、出力端子OUTから接地端子GNDへ向かって順方向となる寄生ダイオードDi2が並列に接続されたような回路となる。
そのため、電流制限用の抵抗Rxと寄生ダイオードDi2がない場合(図7(B)参照)には、ブリーダ抵抗R1,R2の寄生ダイオードDi1を通して大きなサージ電流が流れ、抵抗R1と出力端子OUTとの間の配線が溶解、溶断するおそれがあったものが、本実施例では、寄生ダイオードDi2がオフの状態になることで寄生ダイオードDi1からの電流はすべて抵抗Rxに流れ、該抵抗Rxによって電流が制限される。その結果、抵抗Rxと出力端子OUTとの間の配線が溶解、溶断するのを回避することができる。
図3(A)に示すように、P型単結晶シリコンのような半導体基板(P-sub)20の上に形成されたN型エピタキシャル層(N-epi)21と半導体基板20との境界に局所的にN型埋込層22Aが形成されるとともに、N型エピタキシャル層(N-epi)21を貫通しN型埋込層22Aを囲むようにP型アイソレーション領域(P-ISO)23が形成され、該P型アイソレーション領域(P-ISO)23に囲繞されたN型エピタキシャル層(N-epi)の島領域21Aの表面に形成されたP型拡散層24A,24Bによって、ブリーダ抵抗R1,R2が構成されている。
そして、上記P型アイソレーション領域(P-ISO)23の表面と、島領域21A,21Bの表面と、P型拡散層24A,24B,24Cの表面に、アルミニウムなどの導電体からなる電極25a~25kが電気的に接触された状態で形成されている。
一方、図4(A),(B)に示す従来のレギュレータICにおけるブリーダ抵抗R1,R2の素子構造とレイアウトは、図3(A),(B)における一点鎖線Cより右側のブリーダ抵抗R1,R2の構造およびレイアウトと同じであり、ブリーダ抵抗R2としてのP型拡散層24BとN型エピタキシャル層(N-epi)の島領域21Aとの間に寄生ダイオードDi1が存在する。
次に、上記実施形態のレギュレータIC10の変形例について、図5を用いて説明する。なお、図5において、(A)は変形例におけるブリーダ抵抗R1,R2と電流制限用の抵抗Rxの素子構造を示す半導体基板の断面図、(B)はレイアウトを示す平面図、(C)は等価回路図である。
図5の変形例の構成は、図3の実施例の構成とほぼ同じである。異なるのは、ブリーダ抵抗R1としてのP型拡散層24Bの電極25eが図3では島吊り電極25fに接続されているのに対し、図5の変形例では、(B)に示すように、電極25eはアルミ配線26dを介して出力端子(パッド)OUTに接続されている点である。
出力端子OUTへマイナスサージが印加されると、接地端子GNDから電極25b-トランジスタQi-電極25eを通して出力端子OUTへ向う大きなサージ電流が流れようとするので、図5(C)のように、寄生トランジスタQiと出力端子OUTとの間に抵抗Rxを接続することによってサージ電流を制限することができ、配線26cが溶解、溶断するのを回避することができる。
また、前記実施例においては、本発明をシリーズレギュレータICに適用したものについて説明したが、本発明はブリーダ抵抗が接続された出力端子を有する半導体集績回路一般に広く利用することができる。
Claims (3)
- 直流電圧が入力される電圧入力端子と出力端子との間に接続されたバイポーラ・トランジスタからなる出力制御用トランジスタと、出力のフィードバック電圧に応じて前記出力制御用トランジスタを制御する制御回路と、出力端子と定電位点との間に接続され出力電圧を分圧することで前記フィードバック電圧を生成するブリーダ抵抗と、を備えたレギュレータ用半導体集積回路であって、
前記ブリーダ抵抗は、周囲を分離領域で囲まれた状態で半導体基板に設けられた第1の島状半導体領域の表面に形成された拡散層からなり、
前記出力端子と定電位点との間に、前記ブリーダ抵抗と直列をなすように電流制限用抵抗が接続され、
前記電流制限用抵抗は、
周囲を分離領域で囲まれた前記第1の島状半導体領域とは異なる第2の島状半導体領域の表面に形成された拡散層により構成されるとともに、
通常動作時の電流が流れることにより両端に生じる電位差が、当該電流制限用抵抗に寄生する基体ダイオードの順方向電圧を越えることがないように抵抗値が設定されていることを特徴とするレギュレータ用半導体集積回路。 - 直流電圧が入力される電圧入力端子と出力端子との間に接続されたバイポーラ・トランジスタからなる出力制御用トランジスタと、出力のフィードバック電圧に応じて前記出力制御用トランジスタを制御する制御回路と、出力端子と定電位点との間に接続され出力電圧を分圧することで前記フィードバック電圧を生成するブリーダ抵抗と、を備えたレギュレータ用半導体集積回路であって、
前記ブリーダ抵抗は、周囲を分離領域で囲まれた状態で半導体基板に設けられた第1の島状半導体領域の表面に形成された拡散層からなり、
電流制限用抵抗は、周囲を分離領域で囲まれた前記第1の島状半導体領域とは異なる第2の島状半導体領域の表面に形成された拡散層により構成されるとともに、前記ブリーダ抵抗が形成されている前記第1の島状半導体領域の島吊り電極と前記出力端子との間に接続されていることを特徴とするレギュレータ用半導体集積回路。 - 前記制御回路は、前記半導体基板の内部に形成された第1導電型の埋込層をコレクタ領域とし、前記埋込層の上方のエピタキシャル層からなる島状半導体領域の表面に形成された第2導電型の拡散層をベース領域とし、該ベース領域の内側に形成された第1導電型の拡散層をエミッタ領域とする縦型バイポーラ・トランジスタを備え、
前記ブリーダ抵抗と前記電流制限用抵抗は、互いに電気的に絶縁されたエピタキシャル層の島状半導体領域の表面に形成された第2導電型の拡散層により構成され、
前記出力制御用トランジスタは、横型バイポーラ・トランジスタまたは第2導電型の埋込層を有する縦型バイポーラ・トランジスタにより構成されていることを特徴とする請求項1又は2に記載のレギュレータ用半導体集積回路。
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