JP6588229B2 - 過熱保護回路並びにこれを用いた半導体集積回路装置及び車両 - Google Patents

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Description

本発明は、過熱状態を検出する過熱保護回路並びにこれを用いた半導体集積回路装置及び車両に関する。
従来より、温度特性のフラットな基準電圧の抵抗による分圧と、ＮＰＮトランジスタのベース−エミッタ間電圧の温度特性とにより過熱状態を検出する過熱保護回路が知られている（例えば特許文献１参照）。
図９は従来の過熱保護回路の一構成例を示す図である。図９に示す従来の過熱保護回路は、温度特性のフラットな基準電圧ＶREFの抵抗による分圧ＶDIVを温度検出用のＮＰＮトランジスタＱ１のベースに印加し、ＮＰＮトランジスタＱ１のベース−エミッタ間電圧ＶBEの温度特性を利用して過熱状態を検出する回路である。
図１０に示す通り、通常状態であれば、図９に示す従来の過熱保護回路の出力電圧ＶTSDがＬｏｗレベルとなり、過熱状態であれば、図９に示す従来の過熱保護回路の出力電圧ＶTSDがＨｉｇｈレベルとなる。
特開２００９−２９４８４１号公報（段落００４０）
しかしながら、図９に示す従来の過熱保護回路では、監視対象パワー素子の出力端（例えば出力パワーＭＯＳトランジスタのオープンドレイン）に負電流が印加された際に、ＮＰＮトランジスタＱ１のコレクタと監視対象パワー素子の出力端との間に形成される寄生トランジスタＰ１を介して、ＮＰＮトランジスタＱ１のコレクタから監視対象パワー素子の出力端に電流ＩP1が引かれ、ＮＰＮトランジスタＱ１のコレクタが電圧降下してしまう。ＮＰＮトランジスタＱ１のコレクタが電圧降下してしまうと、ＮＰＮトランジスタＱ１のベース−エミッタ間電圧ＶBEが小さい場合であっても出力電圧ＶTSDがＨｉｇｈレベルになってしまう。
すなわち、図９に示す従来の過熱保護回路では、監視対象パワー素子の出力端（例えば出力パワーＭＯＳトランジスタのオープンドレイン）に負電流が印加された際に、通常状態であるにも関わらず、過熱状態であると誤検出してしまう。
このように図９に示す従来の過熱保護回路は、監視対象パワー素子の出力端に印加され得る負電流に対する耐性が低いため、ノイズ耐量が弱くなる傾向にあった。
本発明は、上記の状況に鑑み、監視対象パワー素子の出力端に負電流が印加された際の誤動作を防止することができる過熱保護回路並びにこれを用いた半導体集積回路装置及び車両を提供することを目的とする。
上記目的を達成するために、本発明に係る過熱保護回路は、ＮＰＮトランジスタと、電源電圧が印加される電源端子と、前記電源端子から電流源を経由せずに前記ＮＰＮトランジスタのコレクタに前記電源電圧を伝送する伝送経路と、前記ＮＰＮトランジスタのベース−エミッタ間電圧に応じた出力電圧を生成する出力電圧生成部と、を有する構成（第１の構成）とされている。
また、上記第１の構成から成る過熱保護回路において、前記ＮＰＮトランジスタのエミッタに接続される電流源を有する構成（第２の構成）にするとよい。
また、上記第１または第２の構成から成る過熱保護回路において、基準電圧を分圧する分圧部を有し、前記ＮＰＮトランジスタのベースに前記基準電圧が印加され、前記出力電圧生成部が前記ＮＰＮトランジスタのエミッタ電圧と前記分圧部から出力される前記基準電圧の分圧とを比較する比較部を含む構成（第３の構成）にするとよい。
また、本発明に係る半導体集積回路装置は、パワー素子と、上記第１〜第３のいずれかの構成から成る過熱保護回路と、を有する構成（第４の構成）とされている。
また、上記第４の構成から成る半導体集積回路装置において、前記ＮＰＮトランジスタと前記パワー素子とが同一の半導体基板に形成される構成（第５の構成）にするとよい。
また、上記第５の構成から成る半導体集積回路装置において、前記ＮＰＮトランジスタと前記パワー素子とが互いに隣接するように配置されている構成（第６の構成）にするとよい。
また、上記第６の構成から成る半導体集積回路装置において、前記パワー素子の周囲を囲むガードリング領域が前記半導体基板に形成されている構成（第７の構成）にするとよい。
また、上記第４〜第７のいずれかの構成から成る半導体集積回路装置において、前記パワー素子がＭＯＳトランジスタであり、前記ＭＯＳトランジスタのオン／オフ制御信号を生成する制御部と、前記オン／オフ制御信号の入力を受けて前記ＭＯＳトランジスタのゲート電圧を生成するプリドライバと、を有し、前記過熱保護回路が前記ＭＯＳトランジスタと前記制御部及び前記プリドライバとの間の位置に配置されている構成（第８の構成）にするとよい。
また、上記第４〜第８のいずれかの構成から成る半導体集積回路装置において、前記電源電圧が前記半導体集積回路装置の外部から前記半導体集積回路装置に供給され、前記基準電圧が前記半導体集積回路装置の内部で生成される構成（第９の構成）にするとよい。
また、本発明に係る車両は、上記第４〜第９のいずれかの構成から成る半導体集積回路装置を有する構成（第１０の構成）とされている。
本発明によれば、監視対象パワー素子の出力端に負電流が印加された際の誤動作を防止することができる過熱保護回路並びにこれを用いた半導体集積回路装置及び車両を提供することができる。
過熱保護回路の一構成例を示す図 過熱保護回路の出力電圧と過熱保護回路の周辺温度との関係を示す図 半導体集積回路装置の一構成例を示す図 過熱保護回路を図１に示す過熱保護回路とした場合の図３に示す半導体集積回路装置の出力電圧測定結果を示す図 過熱保護回路を図９に示す従来の過熱保護回路とした場合の図３に示す半導体集積回路装置の出力電圧測定結果を示す図 過熱保護回路を図９に示す従来の過熱保護回路とした場合の図３に示す半導体集積回路装置の出力電圧測定結果を示す図 半導体チップの端部周辺の回路レイアウトを示す図 半導体基板の縦断面構造図 車両の外観を示す図 従来の過熱保護回路の一構成例を示す図 過熱保護回路の出力電圧と検出状態との関係を示す図
＜過熱保護回路＞
図１は、過熱保護回路の一構成例を示す図である。図１に示す過熱保護回路は、電源端子１と、基準電圧端子２と、オペアンプ３と、バッファ４と、出力端子５と、ＮＰＮトランジスタＱ１と、ＭＯＳトランジスタＱ２と、抵抗Ｒ１〜Ｒ４と、を備える。
電源端子１には電源電圧ＶDDが印加される。電源電圧ＶDDは、図１に示す過熱保護回路を含む半導体集積回路装置の外部から供給される電圧であって、当該半導体集積回路装置の電源電圧として用いられる。
基準電圧端子２には基準電圧ＶREFが印加される。基準電圧ＶREFは温度特性のフラットな電圧であって、例えば図１に示す過熱保護回路を含む半導体集積回路装置の内部に設けられるバンドギャップ基準電圧源によって生成されるバンドギャップ基準電圧を用いることができる。
電源端子１は、ＮＰＮトランジスタＱ１のコレクタ、オペアンプ３の電源端、及びバッファ４の電源端に接続されている。また、オペアンプ３及びバッファ４の各接地端は接地電位に保持されている。オペアンプ３及びバッファ４はそれぞれ電源電圧ＶDDと接地電位との差を駆動電圧として用いて駆動する。
基準電圧端子２は、ＮＰＮトランジスタＱ１のベース及び抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端は抵抗Ｒ３の一端に接続され、抵抗Ｒ３の他端は接地電位に保持される。抵抗Ｒ１と抵抗Ｒ２との接続ノードにはオペアンプ３の反転入力端が接続されている。また、抵抗Ｒ３に対してＭＯＳトランジスタＱ２が並列接続されている。
ＮＰＮトランジスタＱ１のエミッタは抵抗Ｒ４の一端に接続され、抵抗Ｒ４の他端は接地電位に保持される。これにより、抵抗Ｒ４はＮＰＮトランジスタＱ１に対して電流源として機能する。ＮＰＮトランジスタＱ１と抵抗Ｒ４との接続ノードにはオペアンプ３の非反転入力端が接続されている。
オペアンプ３の出力端はバッファ４の入力端に接続され、バッファ４の出力端子は出力端子５及びＭＯＳトランジスタＱ２のゲートに接続されている。
上記構成から成る過熱保護回路の動作について図２及び図１０を参照して説明する。図２は過熱保護回路の出力電圧ＶTSDと過熱保護回路の周辺温度Ｔａとの関係を示す図である。
ＮＰＮトランジスタＱ１のベース−エミッタ間電圧ＶBEは正の温度特性を有しているので、過熱保護回路の周辺温度Ｔａが大きいほど、ＮＰＮトランジスタＱ１のコレクタ電流が大きくなり、オペアンプ３の非反転入力端に印加される電圧が大きくなる。
抵抗Ｒ１〜Ｒ３及びＭＯＳトランジスタＱ２によって構成される分圧回路は基準電圧ＶREFの分圧ＶDIVを生成する。分圧回路によって生成された分圧ＶDIVはオペアンプ３の反転入力端に印加される。ＭＯＳトランジスタＱ２がオン状態であれば、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値との比で定まる分圧比で分圧ＶDIVが生成される。一方、ＭＯＳトランジスタＱ２がオフ状態であれば、抵抗Ｒ１の抵抗値と抵抗Ｒ２及びＲ３の合成抵抗値との比で定まる分圧比で分圧ＶDIVが生成される。これにより、ＭＯＳトランジスタＱ２がオフ状態のときはＭＯＳトランジスタＱ２がオン状態のときに比べて分圧ＶDIVの値が大きくなる。
本実施形態においては、ＭＯＳトランジスタＱ２がオフ状態であって過熱保護回路の周辺温度ＴａがＴ２（例えば１７５［℃］）であるときに、オペアンプ３の非反転入力端に印加される電圧とオペアンプ３の反転入力端に印加される電圧（分圧ＶDIV）とが等しくなり、ＭＯＳトランジスタＱ２がオン状態であって過熱保護回路の周辺温度ＴａがＴ２より低いＴ１（例えば１５０［℃］）であるときに、オペアンプ３の非反転入力端に印加される電圧とオペアンプ３の反転入力端に印加される電圧（分圧ＶDIV）とが等しくなるように、ＮＰＮトランジスタＱ１及び抵抗Ｒ１〜Ｒ４の各回路定数を設定している。
オペアンプ３は、非反転入力端に印加される電圧が反転入力端に印加される電圧以上である場合にＨｉｇｈレベルの電圧を出力端から出力し、非反転入力端に印加される電圧が反転入力端に印加される電圧未満である場合にＬｏｗレベルの電圧を出力端から出力する。
バッファ４は、オペアンプ３の出力電圧を入力し、オペアンプ３の出力電圧の論理レベルを維持した電圧ＶTSDを出力端子５及びＭＯＳトランジスタＱ２のゲートに出力する。ＭＯＳトランジスタＱ２は、電圧ＶTSDがＬｏｗレベルであるときにオフ状態になり、電圧ＶTSDがＨｉｇｈレベルであるときにオン状態になる。
したがって、過熱保護回路の周辺温度ＴａがＴ２を超えて上昇する場合には、過熱保護回路の周辺温度ＴａがＴ２に達した時点で電圧ＶTSDがＬｏｗレベルからＨｉｇｈレベルに切り替わる。そして、電圧ＶTSDが一端Ｈｉｇｈレベルに切り替わった後は、過熱保護回路の周辺温度ＴａがＴ１未満にならない限り電圧ＶTSDはＨｉｇｈレベルのままであり、過熱保護回路の周辺温度ＴａがＴ１未満になると電圧ＶTSDがＨｉｇｈレベルからＬｏｗレベルに切り替わる。
その結果、図１０に示す通り、通常状態であれば、図１に示す過熱保護回路の出力電圧ＶTSDがＬｏｗレベルとなり、過熱状態であれば、図１に示す過熱保護回路の出力電圧ＶTSDがＨｉｇｈレベルとなる。また、過熱状態の検出にヒステリシス特性を持たせることができる。
図１に示す過熱保護回路においても、図９に示す従来の過熱保護回路と同様に、監視対象パワー素子の出力端（例えば出力パワーＭＯＳトランジスタのオープンドレイン）に負電流が印加された際に、ＮＰＮトランジスタＱ１のコレクタと監視対象パワー素子の出力端との間に形成される寄生トランジスタＰ１を介して、ＮＰＮトランジスタＱ１のコレクタから監視対象パワー素子の出力端に電流ＩP1が引かれる。
しかしながら、半導体集積回路装置の電源電圧ＶDDを生成する電源の電流能力は、図９に示す従来の過熱保護回路においてＮＰＮトランジスタＱ１に対して電流源として機能する抵抗Ｒ５及びＲ６の電流能力よりも遙かに高い。このため、図１に示す過熱保護回路では、ＮＰＮトランジスタＱ１のコレクタが電圧降下することを防ぐことができる。
これにより、監視対象パワー素子の出力端に負電流が印加された際に、通常状態であるにも関わらず、過熱状態であると誤検出してしまうことを防止することができる。また、図１に示す過熱保護回路は、監視対象パワー素子の出力端に印加され得る負電流に対する耐性が高くなるため、ＢＣＩ（Bulk Current Injection）試験法などによって測定されるノイズ耐量も強くなる。
＜半導体集積回路装置＞
上述した効果を確認するための測定を図３に示す半導体集積回路装置を用いて行った。図３に示す半導体集積回路装置は、８ｃｈ出力の半導体集積回路装置であって、パワーＭＯＳトランジスタ１２＿１〜１２＿８のオン／オフ制御信号を生成する制御部１０と、パワーＭＯＳトランジスタ１２＿ｎのオン／オフ制御信号の入力を受けてパワーＭＯＳトランジスタ１２＿ｎのゲート電圧を生成するプリドライバ１１＿ｎ（ｎは１以上８以下の自然数）と、パワーＭＯＳトランジスタ１２＿ｎのドレインと電気的に接続されている出力ピン１３＿ｎ（ｎは１以上８以下の自然数）と、パワーＭＯＳトランジスタ１２＿ｎの過熱を監視する過熱保護回路１４＿ｎ（ｎは１以上８以下の自然数）と、を備えている。また、図３に示す半導体集積回路装置は、基準電圧ＶREFを生成するバンドギャップ基準電圧源、第１ｃｈ〜第８ｃｈの過電流保護回路、第１ｃｈ〜第８ｃｈのオープンロード検出回路なども備えている。
図３に示す半導体集積回路装置では、過熱保護回路の出力電圧を直接測定することできないため、次のような測定を行った。まず、図３に示すように第４ｃｈの出力ピン１３＿４に負電流ＩLを印加し、第１〜第３，第５〜第８ｃｈの出力ピン１３＿１〜１３＿３，１３＿５〜１３＿８それぞれに負荷抵抗の一端を接続し、負荷抵抗の他端に定電圧（５［Ｖ］）を印加した。さらに、第４ｃｈのパワーＭＯＳトランジスタ１２＿４のみをオフ状態とし、第１〜第３，第５〜第８ｃｈのパワーＭＯＳトランジスタ１２＿１〜１２＿３，１２＿５〜１２＿８をオン状態とした。そして、負電流ＩLの値を変えながら、第３ｃｈの出力ピン１３＿３から出力される電圧ＶOUT3及び第５ｃｈの出力ピン１３＿５から出力される電圧ＶOUT5を測定した。ここで、第３ｃｈの出力ピン１３＿３から出力される電圧ＶOUT3及び第５ｃｈの出力ピン１３＿５から出力される電圧ＶOUT5を測定した理由は、第４ｃｈの出力ピン１３＿４には負電流が印加されており第４ｃｈの出力ピン１３＿４から出力される電圧を測定するには手間がかかるため、近接する第３，第５ｃｈの各出力電圧ＶOUT3及びＶOUT5を測定することにしたためである。
図３に示す半導体集積回路装置において、過熱保護回路１４＿１〜１４＿８それぞれを図１に示す過熱保護回路とした場合の測定結果を図４に示す。図４に示す通り、第４ｃｈの出力ピン１３＿４に印加する負電流ＩLを１０００［ｍＡ］まで増加させても、第３ｃｈの出力ピン１３＿３から出力される電圧ＶOUT3及び第５ｃｈの出力ピン１３＿５から出力される電圧ＶOUT5は略零であることから、第３，第５ｃｈのパワーＭＯＳトランジスタ１２＿３，１２＿５はオン状態を維持しており、過熱保護回路１４＿３，１４＿５が誤動作していないことが確認できた。
ここで、比較例として、図３に示す半導体集積回路装置において、過熱保護回路１４＿１〜１４＿８それぞれを図９に示す従来の過熱保護回路とした場合の測定結果を図５Ａ及び図５Ｂに示す。
図５Ａに示す通り、第４ｃｈの出力ピン１３＿４に印加する負電流ＩLが１００［ｍＡ］まで増加すると、第５ｃｈの出力ピン１３＿５から出力される電圧ＶOUT5が５［Ｖ］まで増加していることから、第５ｃｈのパワーＭＯＳトランジスタ１２＿５がオン状態からオフ状態に遷移しており、過熱保護回路１４＿５が誤動作していることが確認できた。また、図５Ｂに示す通り、第４ｃｈの出力ピン１３＿４に印加する負電流ＩLが２００［ｍＡ］まで増加すると、第３ｃｈの出力ピン１３＿３から出力される電圧ＶOUT3が５［Ｖ］まで増加していることから、第３ｃｈのパワーＭＯＳトランジスタ１２＿３がオン状態からオフ状態に遷移しており、過熱保護回路１４＿３が誤動作していることが確認できた。
＜半導体チップの回路レイアウト＞
図６は、半導体チップの端部周辺の回路レイアウトを示す図である。当該半導体チップは、過熱保護回路１４＿１〜１４＿８それぞれを図１に示す過熱保護回路とした構成の図３に示す半導体集積回路装置の内部に設けられている。
半導体チップ２０の周縁部には第１〜第８ｃｈの出力パッド２１＿１〜２１＿８が形成されている。第ｎｃｈの出力パッド２１＿ｎ（ｎは１以上８以下の自然数）は図３に示す第ｎｃｈの出力ピン１３＿ｎ（ｎは１以上８以下の自然数）にボンディングワイヤによって接続されている。
第ｎｃｈの出力パッド２１＿ｎ（ｎは１以上８以下の自然数）と第ｎｃｈの過熱保護回路１４＿ｎ（ｎは１以上８以下の自然数）との間には、第ｎｃｈのパワーＭＯＳトランジスタ１２＿ｎ（ｎは１以上８以下の自然数）が配置されている。第１〜第８ｃｈのパワーＭＯＳトランジスタ１２＿１〜１２＿８はそれぞれガードリング領域２２によって囲まれている。
また、第ｎｃｈの過電流保護回路等２３＿ｎ（ｎは１以上８以下の自然数）が、第ｎｃｈの過熱保護回路１４＿ｎ（ｎは１以上８以下の自然数）から見て第ｎｃｈのパワーＭＯＳトランジスタ１２＿ｎ（ｎは１以上８以下の自然数）とは反対側に配置されている。図６において不図示の制御部１０も同様に、第ｎｃｈの過熱保護回路１４＿ｎ（ｎは１以上８以下の自然数）から見て第ｎｃｈのパワーＭＯＳトランジスタ１２＿ｎ（ｎは１以上８以下の自然数）とは反対側に配置されている。また、過電流保護回路等２３＿ｎ（ｎは１以上８以下の自然数）は図６において不図示のプリドライバ１１＿ｎ（ｎは１以上８以下の自然数）を含んでいる。
上記のような回路レイアウトによって、過熱保護回路内の温度検出用ＮＰＮトランジスタＱ１を、発熱源となるパワーＭＯＳトランジスタの近くに配置することができる。これにより、発熱源となるパワーＭＯＳトランジスタが通常状態であるか過熱状態であるかを検出する検出精度を高くすることができる。
しかしながら、過熱保護回路を、発熱源となるパワーＭＯＳトランジスタの近くに配置すればするほど、過熱保護回路内の温度検出用ＮＰＮトランジスタＱ１とパワーＭＯＳトランジスタのドレインとの間に形成される寄生トランジスタＰ１のｈパラメータｈｆｅが大きくなり、寄生トランジスタＰ１を介して電流が流れやすくなる。
この点に関して、図１に示す過熱保護回路は、寄生トランジスタＰ１を介して過熱保護回路内の温度検出用ＮＰＮトランジスタＱ１からパワーＭＯＳトランジスタのドレインに電流が流れても誤動作を防止することができるので、寄生トランジスタＰ１のｈパラメータｈｆｅが大きくなっても問題ない。したがって、過熱保護回路を、発熱源となるパワーＭＯＳトランジスタの近くに配置しても、ノイズ耐量を強くすることができる。
また、図６に示す回路レイアウトでは、第１〜第８ｃｈのパワーＭＯＳトランジスタ１２＿１〜１２＿８それぞれをガードリング領域２２によって囲っているため、寄生トランジスタＰ１のｈパラメータｈｆｅが大きくなることを抑制することができる。これにより、ノイズ耐量をより一層強くすることができる。
＜半導体基板の縦断面構造＞
図７は、図６に示す半導体チップ２０のパワーＭＯＳトランジスタ、ガードリング領域２２、及び過熱保護回路内の温度検出用ＮＰＮトランジスタが形成されている領域における半導体基板の縦断面構造を示す図である。Ｐ型半導体基板３０上にＮ型エピタキシャル成長層３１が形成されている。
Ｎ型エピタキシャル成長層３１内に高濃度Ｎ型層であるコレクタウォール３２が形成されており、コレクタウォール３２上に温度検出用ＮＰＮトランジスタのコレクタとなる高濃度Ｎ型領域３３が形成されている。
また、Ｎ型エピタキシャル成長層３１内に高濃度Ｎ型領域３３と水平方向に間隔を空けてＰ型ウェル３４が形成されている。そして、Ｐ型ウェル３４内に温度検出用ＮＰＮトランジスタのベースとなる高濃度Ｐ型領域３５と温度検出用ＮＰＮトランジスタのエミッタとなる高濃度Ｎ型領域３６とが形成されている。
Ｎ型エピタキシャル成長層３１内には、ガードリング領域となるＰ型ウェル３７も形成されている。Ｐ型ウェル３７内には高濃度Ｐ型領域３８が形成され、高濃度Ｐ型領域３８は接地電位に保持される。
上面視においてＰ型ウェル３７によって環状に囲まれているＮ型エピタキシャル成長層３１内の領域にパワーＭＯＳトランジスタのドレインとなる高濃度Ｎ型領域３９と、低濃度Ｐ型ウェル４０と、が形成されている。低濃度Ｐ型ウェル４０内にはパワーＭＯＳトランジスタのソースとなる高濃度Ｎ型領域４１及び高濃度Ｐ型領域４２が形成されている。
Ｎ型エピタキシャル成長層３１上の高濃度Ｎ型領域３９と高濃度Ｎ型領域４１との間の位置にゲート酸化膜及びゲート電極が形成され、図７に示す接続経路を構成するためのアルミ配線層及び絶縁層もＮ型エピタキシャル成長層３１上に形成されている。
図７中に示している電圧ＶBが負に振れると、パワーＭＯＳトランジスタのドレインに負電流が印加されることになり、寄生トランジスタＰ１を介して、温度検出用ＮＰＮトランジスタのコレクタからパワーＭＯＳトランジスタのドレインに電流が流れることになる。
しかしながら、上述したように、図１に示す過熱保護回路は、寄生トランジスタＰ１を介して過熱保護回路内の温度検出用ＮＰＮトランジスタＱ１からパワーＭＯＳトランジスタのドレインに電流が流れても誤動作を防止することができる。
＜用途＞
上述した半導体集積回路装置は、例えば、図８で示す車両Ｘ１０に搭載される各種ＥＣＵ（Electronic Control Unit）、民生機器、産業機器などで使用されるリレー、ソレノイド、ＤＣモーターなどの誘導負荷を駆動するローサイドスイッチとして好適に用いることができる。
また、図１に示す過熱保護回路は、ローサイドスイッチのみならず、出力端子に負電流が印加される可能性がある半導体集積回路装置全般に適用することができる。
＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、過熱保護回路の出力信号における論理レベルを反転させることができる。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
１ 電源端子
２ 基準電圧端子
３ オペアンプ
４ バッファ
５ 出力端子
１０ 制御部
１１＿１〜１１＿８ プリドライバ
１２＿１〜１２＿８ パワーＭＯＳトランジスタ
１３＿１〜１３＿８ 出力ピン
１４＿１〜１４＿８ 過熱保護回路
２０ 半導体チップ
２１＿１〜２１＿８ 出力パッド
２２ ガードリング領域
２３＿１〜２３＿８ 過電流保護回路等
３０ Ｐ型半導体基板
３１ Ｎ型エピタキシャル成長層
３２ コレクタウォール
３３、３６、３９、４１ 高濃度Ｎ型領域
３４、３７ Ｐ型ウェル
３５、３８、４２ 高濃度Ｐ型領域
３７ Ｐ型ウェル
４０ 低濃度Ｐ型ウェル
Ｑ１ ＮＰＮトランジスタ
Ｑ２ ＭＯＳトランジスタ
Ｒ１〜Ｒ４ 抵抗
Ｘ１０ 車両

Claims (10)

  1. ＮＰＮトランジスタと、
    電源電圧が印加される電源端子と、
    前記電源端子から電流源を経由せずに前記ＮＰＮトランジスタのコレクタに前記電源電圧を伝送する伝送経路と、
    基準電圧を分圧比で分圧して前記基準電圧の分圧を生成する分圧部と、
    前記ＮＰＮトランジスタのエミッタ電圧と前記分圧部から出力される前記基準電圧の分圧とを比較して、出力電圧を通常状態から過熱状態に及びその逆に切り替える比較部と、
    を有し、
    前記分圧部は、前記分圧比を可変するスイッチを含み、
    前記スイッチは、前記出力電圧の前記通常状態と前記過熱状態との間での切り替わりに応じてオンとオフが切り替わって前記分圧比を可変し、
    前記電源端子に寄生トランジスタのコレクタが接続され、前記電源端子に前記寄生トランジスタのエミッタが接続されず、前記寄生トランジスタのエミッタに前記電源電圧と異なる電圧が印加されることを特徴とする過熱保護回路。
  2. 前記ＮＰＮトランジスタのエミッタに接続される電流源を有することを特徴とする請求項１に記載の過熱保護回路。
  3. 前記ＮＰＮトランジスタのベースに前記基準電圧が印加されることを特徴とする請求項１または請求項２に記載の過熱保護回路。
  4. パワー素子と、
    請求項１〜３のいずれか一項に記載の過熱保護回路と、
    を有することを特徴とする半導体集積回路装置。
  5. 前記ＮＰＮトランジスタと前記パワー素子とが同一の半導体基板に形成されることを特徴とする請求項４に記載の半導体集積回路装置。
  6. 前記ＮＰＮトランジスタと前記パワー素子とが互いに隣接するように配置されていることを特徴とする請求項５に記載の半導体集積回路装置。
  7. 前記パワー素子の周囲を囲むガードリング領域が前記半導体基板に形成されていることを特徴とする請求項６に記載の半導体集積回路装置。
  8. 前記パワー素子がＭＯＳトランジスタであり、
    前記ＭＯＳトランジスタのオン／オフ制御信号を生成する制御部と、
    前記オン／オフ制御信号の入力を受けて前記ＭＯＳトランジスタのゲート電圧を生成するプリドライバと、を有し、
    前記過熱保護回路が前記ＭＯＳトランジスタと前記制御部及び前記プリドライバとの間の位置に配置されていることを特徴とする請求項４〜請求項７のいずれか一項に記載の半導体集積回路装置。
  9. 前記電源電圧が前記半導体集積回路装置の外部から前記半導体集積回路装置に供給され、
    前記基準電圧が前記半導体集積回路装置の内部で生成されることを特徴とする請求項４〜８のいずれか一項に記載の半導体集積回路装置。
  10. 請求項４〜９のいずれか一項に記載の半導体集積回路装置を有することを特徴とする車両。
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