JP2009081639A - 論理レベル出力集積回路 - Google Patents
論理レベル出力集積回路 Download PDFInfo
- Publication number
- JP2009081639A JP2009081639A JP2007249123A JP2007249123A JP2009081639A JP 2009081639 A JP2009081639 A JP 2009081639A JP 2007249123 A JP2007249123 A JP 2007249123A JP 2007249123 A JP2007249123 A JP 2007249123A JP 2009081639 A JP2009081639 A JP 2009081639A
- Authority
- JP
- Japan
- Prior art keywords
- output
- logic level
- transistor
- circuit
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Images
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
【解決手段】抵抗R4およびR5が、出力回路13(A)のトランジスタM2のドレイン−ソース間と、出力回路13(B)のトランジスタM3のドレイン−ソースを通じて流れる電流の通電経路に直列に接続して構成されている。抵抗R4およびR5の抵抗値が、出力回路13(A)のトランジスタM2がオンしている間において出力回路13(B)のトランジスタM3がオンしたときのオン抵抗値よりも1桁〜2桁高い値に設定されている。
【選択図】図3
Description
図1は、リセット回路の電気的構成を概略的に示している。この図1に示すように、リセット回路11は、リセット検出回路12と、当該リセット検出回路12によって検出された検出結果を出力する出力回路13とを備えており、出力端子11aからハイまたはロウの論理レベルを出力するように構成されている。この図1に示すように、リセット検出回路12は、電源供給端子VDDの電源ノードN1と電源供給端子VSSの電源ノードN2との間に電源が印加されることによって動作し、電源端子ノードN1(入力端子IN)に与えられる電源電圧VDDが所定のしきい値レベルを下回ったことをトリガとして出力端子OUTからリセット信号を出力するようになっている。この場合、リセット検出回路12は、リセット信号を「LO」→「HI」として出力回路13に与える。
図7ないし図9は、本発明の第1の実施形態の変形例を示すもので、前述実施形態と異なるところは、トランジスタの種類を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分について説明する。
図10は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、通常動作時の出力を「LO」としリセット時の出力を「HI」とした場合の回路構成に変更したところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分について説明する。
図11ないし図13は、本発明の第2の実施形態の変形例を示すもので、前述実施形態と異なるところは、トランジスタの種類を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分について説明する。
Claims (3)
- 論理レベルを出力端子から出力する論理レベル出力集積回路であって、
第1論理レベル電圧が与えられる第1論理レベルノードと前記出力端子との間に接続されると共に制御信号が与えられると当該制御信号に応じたオンオフ切換を行う第1のスイッチング素子と、
第2論理レベル電圧が与えられる第2論理レベルノードと前記出力端子との間に接続されると共に制御信号が与えられると当該制御信号に応じたオンオフ切換を行うことで前記第1のスイッチング素子と相補的に動作する第2のスイッチング素子と、
前記第1のスイッチング素子と前記出力端子との間の通電経路に構成され少なくとも前記第1のスイッチング素子がオンしている間において前記第2のスイッチング素子がオンしたときのオン抵抗値よりも高いインピーダンスに設定される通電制限素子とを備え、
前記出力端子が複数ワイヤード接続可能に構成されていることを特徴とする論理レベル出力集積回路。 - 前記通電制限素子は、集積回路内に構成される拡散抵抗を含んで構成されていることを特徴とする請求項1記載の論理レベル出力集積回路。
- 前記通電制限素子は、集積回路内に構成される拡散抵抗および薄膜抵抗を含んで構成されていることを特徴とする請求項1または2記載の論理レベル出力集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007249123A JP4985272B2 (ja) | 2007-09-26 | 2007-09-26 | 論理レベル出力集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007249123A JP4985272B2 (ja) | 2007-09-26 | 2007-09-26 | 論理レベル出力集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009081639A true JP2009081639A (ja) | 2009-04-16 |
JP4985272B2 JP4985272B2 (ja) | 2012-07-25 |
Family
ID=40656076
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007249123A Expired - Fee Related JP4985272B2 (ja) | 2007-09-26 | 2007-09-26 | 論理レベル出力集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4985272B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116455373A (zh) * | 2023-06-14 | 2023-07-18 | 芯迈微半导体(上海)有限公司 | 一种数字芯片的复位触发电路、数字芯片以及数字电路 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5432259A (en) * | 1977-08-18 | 1979-03-09 | Toshiba Corp | Complementary pair circuit of transistor |
JPS58182513U (ja) * | 1982-05-28 | 1983-12-05 | 日本電気株式会社 | 出力回路 |
JPS6369316A (ja) * | 1986-09-11 | 1988-03-29 | Matsushita Electric Ind Co Ltd | Mos型fetを用いた駆動回路 |
JPH05284000A (ja) * | 1992-03-30 | 1993-10-29 | Rohm Co Ltd | デジタル信号出力段回路 |
JPH06104732A (ja) * | 1992-09-21 | 1994-04-15 | Rohm Co Ltd | Icの出力回路 |
JPH08107346A (ja) * | 1994-10-04 | 1996-04-23 | Nec Corp | 同時双方向入出力バッファ |
JPH09270678A (ja) * | 1996-03-29 | 1997-10-14 | Citizen Watch Co Ltd | シュミットトリガー回路 |
-
2007
- 2007-09-26 JP JP2007249123A patent/JP4985272B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5432259A (en) * | 1977-08-18 | 1979-03-09 | Toshiba Corp | Complementary pair circuit of transistor |
JPS58182513U (ja) * | 1982-05-28 | 1983-12-05 | 日本電気株式会社 | 出力回路 |
JPS6369316A (ja) * | 1986-09-11 | 1988-03-29 | Matsushita Electric Ind Co Ltd | Mos型fetを用いた駆動回路 |
JPH05284000A (ja) * | 1992-03-30 | 1993-10-29 | Rohm Co Ltd | デジタル信号出力段回路 |
JPH06104732A (ja) * | 1992-09-21 | 1994-04-15 | Rohm Co Ltd | Icの出力回路 |
JPH08107346A (ja) * | 1994-10-04 | 1996-04-23 | Nec Corp | 同時双方向入出力バッファ |
JPH09270678A (ja) * | 1996-03-29 | 1997-10-14 | Citizen Watch Co Ltd | シュミットトリガー回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116455373A (zh) * | 2023-06-14 | 2023-07-18 | 芯迈微半导体(上海)有限公司 | 一种数字芯片的复位触发电路、数字芯片以及数字电路 |
CN116455373B (zh) * | 2023-06-14 | 2023-09-05 | 芯迈微半导体(上海)有限公司 | 一种数字芯片的复位触发电路、数字芯片以及数字电路 |
Also Published As
Publication number | Publication date |
---|---|
JP4985272B2 (ja) | 2012-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100703098B1 (ko) | 전압 검출 회로 | |
JP2004048354A (ja) | クランプ回路 | |
JP4863818B2 (ja) | 温度センサ回路 | |
JP2007305010A (ja) | 基準電圧生成回路 | |
JP5059515B2 (ja) | 検出回路及びその検出回路を使用した電子機器 | |
JP2010003982A (ja) | 電気回路 | |
JPH05335500A (ja) | Cmos出力回路 | |
JP4920305B2 (ja) | 過熱検出回路および該過熱検出回路を内蔵した半導体装置および電子機器 | |
JP2006269902A (ja) | 半導体集積回路 | |
JP4985272B2 (ja) | 論理レベル出力集積回路 | |
JP5272467B2 (ja) | 基準電圧発生回路およびリセット回路を内蔵した半導体集積回路 | |
JP2016213981A (ja) | 過熱保護回路並びにこれを用いた半導体集積回路装置及び車両 | |
JP5385095B2 (ja) | 出力回路及びそれを用いた受光回路、フォトカプラ | |
JP2012251917A (ja) | 温度検出回路 | |
JP2010011012A (ja) | クランプ機能付コンパレータ | |
JP6732707B2 (ja) | 定電圧回路 | |
US7652524B2 (en) | Voltage source for gate oxide protection | |
JP2008134687A (ja) | 電圧生成回路 | |
JP3768201B2 (ja) | Cmos出力回路 | |
KR100577552B1 (ko) | 반도체 메모리 장치의 내부 전압 변환회로 | |
JP5352369B2 (ja) | クランプ回路 | |
JP5157242B2 (ja) | 半導体集積回路 | |
JP2014026390A (ja) | 半導体集積回路装置 | |
JP2021136559A (ja) | 電圧検出回路及びパワーオンリセット回路 | |
JP2011249983A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100115 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120110 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120312 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120403 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120416 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4985272 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |