JP2008134687A - 電圧生成回路 - Google Patents

Abstract

【課題】回路面積を削減する。
【解決手段】電圧生成回路１００は、電源電圧Ｖｄｄに固定された電源端子５０と接地電圧に固定された接地端子５２の間に、直列に設けられた可変インピーダンス素子１２と、出力トランジスタ１０と、を備える。出力トランジスタ１０のゲートにバイアス電圧Ｖｂｉａｓを印加し、可変インピーダンス素子１２と出力トランジスタ１０の接続点２４の電圧Ｖ１を出力する。定電流源２２は、所定の定電流Ｉｃ１を生成する。基準トランジスタ２０は、定電流Ｉｃ１の経路上に設けられる。出力トランジスタ１０と基準トランジスタ２０をカレントミラー接続される。
【選択図】図１

Description

本発明は、ハイレベルまたはローレベルの電圧を生成する電圧生成回路に関する。

半導体集積回路において、回路の機能を設定したり、その回路の識別番号（ＩＤ）を付与する目的で、ハイレベルまたはローレベルの信号が利用される。たとえば、特許文献１には、ハイレベルまたはローレベルの信号を切り替えて出力可能な電圧生成回路として、スイッチ回路が開示される。

特許文献１の図１に記載のスイッチ回路は、電源と接地の間に直列に接続された抵抗体とヒューズを含んで構成される。この回路では、ヒューズを溶融することにより、出力電圧のレベルを、ハイレベル（電源電圧）またはローレベル（接地電圧）で切り替えることができる。

特開平７−１４２９７０号公報

ヒューズの抵抗値をＲ１、これと直列に接続される抵抗の抵抗値をＲ２とすると、特許文献１のスイッチ回路では、電源と接地の間に電流Ｉ＝Ｖｄｄ／（Ｒ１＋Ｒ２）が流れ、この電流Ｉは損失となる。ヒューズの典型的な抵抗値は、切断されない状態において、Ｒｆ＝数Ω〜１００Ω程度である。したがって、電流Ｉを小さくするためには、抵抗Ｒ２として１００ｋΩ以上の抵抗を用いる必要がある。かかる抵抗は回路面積が大きくなり、半導体集積回路の小型化を妨げ、ひいてはコスト高を招くことになる。また、電源電圧Ｖｄｄが変動すると電流Ｉもこれに比例して変動してしまうため、消費電力が電源電圧に大きく依存するという問題もある。

本発明はかかる課題に鑑みてなされたものであり、その包括的な目的は、消費電力、もしくは回路面積を低減した電圧生成回路の提供にある。

本発明のある実施の形態によれば、ハイレベルまたはローレベルの電圧を出力する電圧生成回路が提供される。この電圧生成回路は、第１、第２の固定電圧に固定された第１、第２固定電圧端子の間に直列に設けられた、可変インピーダンス素子と、出力トランジスタと、を備える。出力トランジスタの制御端子にバイアス電圧を印加し、可変インピーダンス素子と出力トランジスタの接続点の電圧を出力する。

「可変インピーダンス素子」とは、外部から与えられた物理的、熱的、あるいは電気的な作用によって、その抵抗値が少なくとも２段階で変化する素子をいう。
この実施の形態によると、バイアスされた出力トランジスタにより規定される電流が、可変インピーダンス素子に流れることにより、接続点に電圧降下が発生するため、可変インピーダンス素子の抵抗値を切り替えることにより、接続点の出力電圧をハイレベルとローレベルで切り替えることができる。ここで、出力トランジスタに流れる電流は、バイアス電圧により調節することができ、ほぼ一定値に保つことができるため、消費電力を抑えることができる。

電圧生成回路は、所定の定電流を生成する定電流源と、定電流の経路上に設けられた基準トランジスタと、をさらに備えてもよい。さらに、出力トランジスタと基準トランジスタをカレントミラー接続してもよい。
この場合、出力トランジスタには定電流に比例した電流が流れるため、消費電力を制御することができ、また電源電圧の依存性を低減することができる。

出力トランジスタおよび基準トランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよい。

ある実施の形態において、電圧生成回路は、第１、第２固定電圧端子の間に並列に設けられた可変インピーダンス素子と出力トランジスタのペアを複数備えてもよい。さらに、複数の出力トランジスタを、基準トランジスタとカレントミラー接続してもよい。

可変インピーダンス素子は、ヒューズ素子であってもよい。この場合、ヒューズ素子の溶融（切断）を半導体製造プロセス中、あるいは、検査工程において実行することにより、出力電圧のハイレベル、ローレベルを設定することができる。

ある態様において、電圧生成回路は、出力トランジスタを含む経路、および可変インピーダンス素子を含む経路の少なくとも一方に設けられた保護抵抗をさらに備えてもよい。この場合、ヒューズ素子の切断時に発生する電気的なノイズが、回路素子に伝達するのを防止することができ、回路の信頼性を高めることができる。

ある態様において、電圧生成回路は、可変インピーダンス素子と出力トランジスタの接続点の電圧を受けるバッファをさらに備えてもよい。バッファを設けることにより、入力インピーダンスの低い回路に対して、ハイレベルまたはローレベルの信号を好適に出力することができる。

ある態様において、電圧生成回路は、バッファと接続点の間に設けられた保護抵抗をさらに備えてもよい。この場合、ヒューズ素子の切断時に発生する電気的なノイズが、バッファ回路を介して外部回路に伝達するのを防止することができ、回路の信頼性を高めることができる。

電圧生成回路は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る電圧生成回路によれば、消費電力を低減し、もしくは回路面積を削減できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
また、本明細書において、「部材Ａと部材Ｂが接続される」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさないか、あるいは及ぼしても本質的でない他の部材を介して間接的に接続される場合も含む。

図１は、本発明の実施の形態に係る電圧生成回路１００の構成を示す回路図である。電圧生成回路１００には、固定電圧として電源電圧Ｖｄｄおよび接地電圧ＧＮＤが供給されている。電圧生成回路１００は、ハイレベルに対応する電源電圧Ｖｄｄ、ローレベルに対応する接地電圧ＧＮＤのいずれかの値をとる出力電圧Ｖｏｕｔを生成し、出力端子１０２から出力する。電圧生成回路１００は、出力トランジスタ１０、可変インピーダンス素子１２、基準トランジスタ２０、定電流源２２、バッファ３０を備える。

電圧生成回路１００において、第１の固定電圧である電源電圧Ｖｄｄが、第１の固定電圧端子である電源端子５０に供給され、第２の固定電圧である接地電圧ＧＮＤが第２の固定電圧端子である接地端子５２に供給されている。
出力トランジスタ１０および可変インピーダンス素子１２は、電源端子５０および接地端子５２の間に直列に設けられる。出力トランジスタ１０は、ＰチャンネルＭＯＳＦＥＴであり、そのソースが電源端子５０に接続されている。可変インピーダンス素子１２は、一端が接地端子５２に接続され、他端が出力トランジスタ１０のドレインと接続される。本実施の形態において可変インピーダンス素子１２は、レーザの照射、大電流もしくは高電圧の印加によって切断可能なヒューズ素子である。電圧生成回路１００は、ひとつの半導体基板上に集積化されており、可変インピーダンス素子１２は、電圧生成回路１００の製造時において、非切断状態となっており、その抵抗値ＲＬは数Ω〜数百Ω程度である。切断した状態において可変インピーダンス素子１２の抵抗値ＲＨは、数ＭΩあるいはそれ以上となる。

出力トランジスタ１０の制御端子であるゲートには、バイアス電圧Ｖｂｉａｓが印加される。出力トランジスタ１０をバイアスすることにより、出力トランジスタ１０には、ゲートソース間電圧に応じてほぼ一定値をとる定電流Ｉｃ２が流れる。この定電流Ｉｃ２は、極力小さいことが望ましく、数μＡ程度に設定される。

定電流Ｉｃ２をより安定に保つために、バイアス電圧Ｖｂａｉｓは、定電流源２２、基準トランジスタ２０を利用して生成される。定電流源２２は、所定の定電流Ｉｃ１を生成する。基準トランジスタ２０は、出力トランジスタ１０と同型のＰチャンネルＭＯＳＦＥＴであり、定電流Ｉｃ２の経路上に設けられている。基準トランジスタ２０と出力トランジスタ１０は、ゲートおよびソースが共通に接続されており、いわゆるカレントミラー接続されている。基準トランジスタ２０と出力トランジスタ１０のミラー比をｎとすれば、Ｉｃ２＝Ｉｃ１×ｎが成り立つように、バイアス電圧Ｖｂｉａｓは調節される。

電圧生成回路１００は、可変インピーダンス素子１２と出力トランジスタ１０の接続点２４の電圧Ｖ１を出力する。この接続点２４の電圧を直接出力しても構わないが、本実施の形態に係る電圧生成回路１００は、接続点２４の電圧Ｖ１を受けるバッファ３０をさらに備えている。バッファ３０はインバータで構成してもよい。

以上のように構成された電圧生成回路１００の動作について説明する。
１． 可変インピーダンス素子１２を切断しない状態
可変インピーダンス素子１２を切断しない場合、出力トランジスタ１０により生成された定電流Ｉｃ２が、可変インピーダンス素子１２に流れて電圧降下が発生する。可変インピーダンス素子１２の両端に発生する電圧Ｖ１は、可変インピーダンス素子１２の非切断時の抵抗値ＲＬを用いて、
Ｖ１＝Ｉｃ２×ＲＬ
で与えられる。ＲＬ＝１００Ω、Ｉｃ２＝１０μＡとすれば、Ｖ１＝１ｍＶとなり、ローレベルとなる。このとき、インバータであるバッファ３０の出力電圧Ｖｏｕｔは、ハイレベルとなる。

２． 可変インピーダンス素子１２を切断した状態
可変インピーダンス素子１２を切断すると、その抵抗値ＲＨは数ＭΩとなる。このとき、出力トランジスタ１０のドレインはオープンとなるため、定電流Ｉｃ２が実質的に０となり、電圧Ｖ１は電源電圧Ｖｄｄとほぼ等しくなる。ハイレベルの電圧Ｖ１がバッファ３０により反転されて、出力電圧Ｖｏｕｔはローレベルとなる。

このように、本実施の形態に係る電圧生成回路１００によれば、可変インピーダンス素子１２であるヒューズの切断、非切断状態に応じて、ハイレベルまたはローレベルの出力電圧Ｖｏｕｔを生成することができる。

ここで、特許文献１に記載のスイッチ回路と、本実施の形態に係る電圧生成回路１００の消費電流を比較する。特許文献１のスイッチ回路では、ヒューズの非切断状態において、Ｉｃ＝Ｖｄｄ／（Ｒ１＋Ｒ２）の電流が流れることになる。Ｒ１は非切断時のヒューズの抵抗値を、Ｒ２はヒューズと直列な抵抗の抵抗値を、Ｖｄｄは電源電圧を表す。Ｒ１≪Ｒ２を仮定すると、Ｖｄｄ＝３Ｖの状態でＩｃを１０μＡとするためには、抵抗の抵抗値を、
Ｒ１＝３／１０μ＝３００ｋΩ
とする必要がある。３００ｋΩの抵抗を拡散抵抗で形成する場合、非常に大きな面積を要することになる。これに対して、本実施の形態に係る電圧生成回路１００では、出力トランジスタ１０、基準トランジスタ２０、定電流源２２のみで定電流Ｉｃ２を生成することができるため、回路面積を低減することができる。

あるいは、従来の回路において、回路面積を優先して設計して抵抗の抵抗値Ｒ１を１０ｋΩ程度とした場合、電流はＩｃ＝３００μＡの電流が流れてしまう。この場合、本実施の形態に係る電圧生成回路１００は、消費電力の観点で従来のスイッチ回路に比べて有利である。

すなわち、従来の回路では、回路面積（抵抗の面積）と消費電力がトレードオフの関係にあったのに対して、本実施の形態に係る電圧生成回路１００によれば、トレードオフの関係から解放され、従来の電圧生成回路に比べて、消費電力を低減し、あるいは回路面積を縮小することができる。
さらに、電源電圧Ｖｄｄが変動しても、出力トランジスタ１０に流れる定電流Ｉｃ２は一定に保たれるため、消費電流の電源電圧Ｖｄｄの依存性を小さくすることが可能となる。

図２は、図１の電圧生成回路の変形例を示す回路図である。以下、図１との相違点を中心に説明する。図２の電圧生成回路１００ａは、複数の出力電圧Ｖｏｕｔａ〜Ｖｏｕｔｃを生成する。複数の出力電圧Ｖｏｕｔａ〜Ｖｏｕｔｃは独立してハイレベルとローレベルが切り替え可能である。なお、図２では、３つの出力電圧Ｖｏｕｔを生成する場合について説明するが、これを任意の個数に変更できることは容易に理解できる。

電圧生成回路１００ａは、電源端子５０および接地端子５２の間に、並列に設けられた可変インピーダンス素子１２と出力トランジスタ１０のペアを複数備えている。可変インピーダンス素子１２ａと出力トランジスタ１０ａのペア、可変インピーダンス素子１２ｂと出力トランジスタ１０ｂのペア、可変インピーダンス素子１２ｃと出力トランジスタ１０ｃのペアの接続は、図１と同様である。図１との相違点は、保護抵抗Ｒｐ１a〜Ｒｐ１ｃが設けられている点である。各保護抵抗Ｒｐ１ａ〜Ｒｐ１ｃは、出力トランジスタ１０ａ〜１０ｃそれぞれを含む経路上、すなわち出力トランジスタ１０のドレインと接続点２４の間に設けられている。保護抵抗Ｒｐ１は、可変インピーダンス素子１２を含む経路上、すなわち可変インピーダンス素子１２と接続点２４の間、あるいは可変インピーダンス素子１２と接地端子５２の間に設けられてもよい。保護抵抗Ｒｐ１の抵抗値は、たとえば数ｋΩから数十ｋΩの範囲で設定するのが好ましい。

複数の出力トランジスタ１０ａ〜１０ｃは、基準トランジスタ２０とカレントミラー接続される。したがって、各出力トランジスタ１０ａ〜１０ｃには、いずれも定電流Ｉｃ１に比例した定電流Ｉｃ２a〜Ｉｃ２ｃが流れる。
保護抵抗Ｒｐ２ａ〜Ｒｐ２ｃは、それぞれバッファ３０ａ〜３０ｃと接続点２４a〜２４ｃの間に設けられている。

図２の電圧生成回路１００ａによれば、複数の出力電圧Ｖｏｕｔを生成することが可能となる。従来の回路で複数の電圧を生成する場合、面積の大きな抵抗が、生成する電圧の数に比例して必要になるため回路面積が増大するという問題がある。あるいは抵抗を小さくした場合においても、生成する電圧の数に比例して消費電力が大きくなるという問題が発生する。これに対して、図２の電圧生成回路１００ａによれば、出力トランジスタ１０の個数を増やすだけで済むため、従来に比べて回路面積を大幅に削減することができる。

また、図２の電圧生成回路１００ａでは、保護抵抗Ｒｐ１を設けることにより、可変インピーダンス素子１２（ヒューズ）の切断時に発生する電気的なノイズが、出力トランジスタ１０に伝達するのを防止することができ、回路の信頼性を高めることができる。同様に、保護抵抗Ｒｐ２を設けることにより、切断時の電気的なノイズがバッファ３０に入力されたり、バッファ３０を介して外部に出力されるのを防止することができる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

図１や図２の回路では、出力トランジスタ１０をＰチャンネルＭＯＳＦＥＴとしたが、本発明はこれに限定されるものではなく、ＰＮＰ型のバイポーラトランジスタを用いて構成してもよい。
また、ＰチャンネルとＮチャンネルを置換し、電源端子５０と接地端子５２を天地反転した回路構成としてもよい。図示しないが、この場合、ソースが接地されたＮチャンネルＭＯＳＦＥＴのドレインと、一端が電源端子５０に接続された可変インピーダンス素子１２の他端とが接続される。基準トランジスタ２０もドレインが接地されたＮチャンネルＭＯＳＦＥＴとなり、出力トランジスタ１０と基準トランジスタ２０のゲートは共通接続される。基準トランジスタ２０のドレインには定電流源２２が接続される。この形式においても、回路面積を削減することができ、あるいは消費電力を削減することができる。

実施の形態では、可変インピーダンス素子１２としてヒューズを利用する場合について説明したが、本発明はこれに限定されない。たとえば、可変インピーダンス素子１２を、直列に接続されたアルミニウムなどの配線と抵抗で構成してもよい。アルミニウム配線をレーザカットすれば高抵抗状態が実現でき、カットしない状態において低抵抗状態が実現できる。そのほか、高抵抗と低抵抗を切り替え可能な素子であれば、ヒューズの代替素子となる。

本実施の形態に係る電圧生成回路１００の用途としては、Ｉ２Ｃ（I square C）バスのチップセレクト用のアドレス設定などが例示される。この場合、アドレスのビット数に応じて、出力トランジスタ１０と可変インピーダンス素子１２のペアを並列に設ければよい。その他、回路のある機能の有効化、無効化を切り替えるための信号として利用してもよく、特にその用途が限定されるものではない。

本発明の実施の形態に係る電圧生成回路の構成を示す回路図である。 図１の電圧生成回路の変形例を示す回路図である。

符号の説明

１００ 電圧生成回路、 １０２ 出力端子、 １０ 出力トランジスタ、 １２ 可変インピーダンス素子、 ２０ 基準トランジスタ、 ２２ 定電流源、 ２４ 接続点、 ３０ バッファ、 ５０ 電源端子、 ５２ 接地端子、 Ｒｐ１ 保護抵抗、 Ｒｐ２ 保護抵抗。

Claims (9)

1. 第１、第２の固定電圧に固定された第１、第２固定電圧端子の間に直列に設けられた、可変インピーダンス素子と、出力トランジスタと、を備え、前記出力トランジスタの制御端子にバイアス電圧を印加し、前記可変インピーダンス素子と前記出力トランジスタの接続点の電圧を出力することを特徴とする電圧生成回路。
2. 所定の定電流を生成する定電流源と、
   前記定電流の経路上に設けられた基準トランジスタと、
   をさらに備え、前記出力トランジスタと前記基準トランジスタをカレントミラー接続したことを特徴とする請求項１に記載の電圧生成回路。
3. 前記出力トランジスタおよび前記基準トランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であることを特徴とする請求項２に記載の電圧生成回路。
4. 前記第１、第２固定電圧端子の間に並列に設けられた前記可変インピーダンス素子と前記出力トランジスタのペアを複数備え、
   複数の出力トランジスタを、前記基準トランジスタとカレントミラー接続したことを特徴とする請求項２に記載の電圧生成回路。
5. 前記可変インピーダンス素子は、ヒューズ素子であることを特徴とする請求項１から４のいずれかに記載の電圧生成回路。
6. 前記出力トランジスタを含む経路、および前記可変インピーダンス素子を含む経路の少なくとも一方に設けられた保護抵抗をさらに備えることを特徴とする請求項５に記載の電圧生成回路。
7. 前記可変インピーダンス素子と前記出力トランジスタの接続点の電圧を受けるバッファをさらに備えることを特徴とする請求項１から３のいずれかに記載の電圧生成回路。
8. 前記バッファと前記接続点の間に設けられた保護抵抗をさらに備えることを特徴とする請求項７に記載の電圧生成回路。
9. ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から３のいずれかに記載の電圧生成回路。

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