WO2014098273A1 - 고속 입출력 패드를 위한 바이어스 전압 생성 회로 - Google Patents

고속 입출력 패드를 위한 바이어스 전압 생성 회로 Download PDF

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WO2014098273A1
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bias
power source
bias voltage
switching element
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PCT/KR2012/011020
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박재우
김욱
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스마트파이 주식회사
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/017509—Interface arrangements
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    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements

Definitions

  • the present disclosure relates to a bias voltage generation circuit for a high speed input / output pad. More specifically, the present invention relates to a bias circuit for protecting an input / output buffer circuit from an input / output voltage having a high input / output pad.
  • the input / output buffer circuit is a circuit for exchanging signals between chips and chips, and has various forms depending on the system.
  • the voltage level may be higher than the power supply voltage used inside the chip.
  • I / O circuits with a fail-safe function are described in the case where there is a situation in which only one chip (or a chip requiring fail-safe operation) is not applied to the system, i.e., the I / O buffer circuit has no power supply. This is an input / output circuit in case the circuit does not work.
  • FIG. 1 is a circuit diagram illustrating a digital input / output circuit having a fail-safe function of a general general scheme.
  • an input / output circuit may include an IO driver block 20 for outputting an IO voltage, an ESD protection circuit 30, and a bias generator block 10 for fail-safe operation.
  • Transistors constituting the input / output circuit may be used at a voltage of 2V or less in the process, and the input / output voltage is assumed to be 3.3V.
  • the bias1 voltage is equal to or lower than 2V, which is the allowable value of the voltage applied to Mnb1. It may be necessary to make the first bias voltage at half level.
  • the second bias voltage Bis2 may be biased to 3.3 V such as a pad to prevent the current from flowing through Mpb1 in the reverse direction to the VDDPST along with the voltage tolerance.
  • the NWBIAS may require 3.3V, which is a voltage equal to the pad PAD, to prevent the junction diode between the drain terminal and the bulk or the body of the Mpb1 from being turned on.
  • an intermediate voltage may be generated by using a diode in series as in the bias1 generator 10 of FIG. 1.
  • the first bias voltage may always maintain about 0.5 * PAD voltage, resulting in a stable first bias voltage.
  • the diode-type voltage distribution method used here consumes a constant current from the pad to generate a bias required for fail-safe operation, so that the current is limited to a certain level or less.
  • Generating a bias with a small current generally requires a certain amount of time to generate a bias in an I / O circuit with a large load due to the large size of a transistor constituting a circuit such as an electrostatic discharge (ESD). It may cause the speed limit.
  • ESD electrostatic discharge
  • FIG. 2 is a conceptual diagram illustrating the influence of parasitic capacitor components in a general bias generation circuit.
  • Drivers and ESD circuits in the circuit may use a transistor having a large width for the purpose of driving a large current and may have a large parasitic capacitor.
  • a high frequency path by the parasitic capacitor may be made from the pad to the first bias node.
  • the voltage of the first bias bias1 may be 2V or more, which is the voltage tolerance of the transistor.
  • the diode used in general is difficult to make a variety of voltages because the threshold voltage is large as 800mV, this threshold voltage may vary, depending on the process may be difficult to limit the stable voltage.
  • An object of the present disclosure is to provide a bias voltage generation circuit for a high speed input / output pad.
  • a bias voltage generator for achieving the above objects is a bias voltage generator for supplying at least one bias voltage to a buffer circuit connected to the pad PAD, the first of the at least one bias voltage A bias generator which generates a bias voltage; And a reference voltage generator configured to generate a voltage proportional to a pad voltage applied to the pad as a reference voltage, wherein the first bias voltage is a voltage obtained by adding a set voltage to the reference voltage.
  • the bias generator includes a first resistor and a first switching element, and the first resistor is connected between the pad and a first output node for outputting the first bias voltage.
  • the first switching element may be connected between the first output node and the ground node, and the reference voltage may be applied to a gate terminal of the first switching element.
  • the first switching device may be a p-type MOS transistor, and the set voltage may be a threshold voltage corresponding to the first switching device.
  • the reference voltage generator may generate the reference voltage based on a voltage distribution between the pad voltage and the ground voltage corresponding to the ground node.
  • the reference voltage generator may include a second resistor and a third resistor, and the voltage distribution may be based on the second resistor and the third resistor.
  • the second resistor is connected between the pad and the reference node
  • the third resistor is connected between the reference node and the ground node, wherein the reference voltage is the reference node. It may be a voltage corresponding to.
  • the buffer circuit may include a pull-up switching device, a pull-down switching device, and an N-type bias transistor connected between the pull-up switching device and the pull-down switching device.
  • the pad may be connected to a contact node between the pull-up switching element and the N-type bias transistor, and the first bias voltage may be applied to a gate terminal of the N-type bias transistor.
  • the bias voltage generator is configured to receive a voltage corresponding to the first power source when the first power source and the second power source are applied and both the first power source and the second power source are activated. If the first bias voltage and the first power supply and the second power supply are not activated, the first bias voltage is output as a voltage obtained by adding the set voltage to the reference voltage, and corresponds to the second power supply. The voltage may be greater than the voltage corresponding to the first power source.
  • the voltage corresponding to the first power source may be 1.8V
  • the voltage corresponding to the second power source may be 3.3V.
  • the bias generation unit may further include a second switching element, wherein a source terminal of the second switching element is applied with the first power, and a gate terminal of the second switching element is The second power is applied, and the drain terminal of the second switching element may be connected to a node that outputs the first bias.
  • the reference voltage generator generates a voltage corresponding to the first power as a reference voltage when both of the first power and the second power are activated, and the first power and the power supply.
  • a voltage proportional to the pad voltage applied to the pad may be generated as a reference voltage.
  • the reference voltage generator further includes a third switching element, wherein a source terminal of the third switching element is applied with the first power, and a gate terminal of the third switching element is The second power is applied, and the drain terminal of the third switching device may be connected to a node that outputs the reference voltage.
  • the bias generator generates a second bias voltage, wherein the second bias voltage corresponds to the second power source when both the first power source and the second power source are activated.
  • the voltage and the first power supply and the second power supply are not activated, it may be the same voltage as the first bias voltage.
  • a fourth switching element and a fifth switching element and generating a third bias voltage of the at least one bias voltage, wherein both the first power source and the second power source are activated
  • the fifth switching element may be turned on based on the second bias voltage to generate a pad voltage applied to the pad as the third bias voltage.
  • the method further includes a sixth switching element and a seventh switching element, and generates an N-well bias voltage among the at least one bias voltage, wherein both the first power source and the second power source are activated.
  • the sixth switching element is turned on based on the third bias voltage to generate a voltage corresponding to the second power supply as the N-well bias voltage, and the first power supply and the second power supply are When neither of them is activated, the seventh switching element may be turned on based on the second bias voltage to generate a pad voltage applied to the pad as the N-well bias voltage.
  • the buffer circuit may include a P-type bias transistor and an N-type bias transistor connected between a pull-up switching device, a pull-down switching device, and the pull-up switching device and a pull-down switching device.
  • a source terminal of the P-type bias transistor is connected to a drain terminal of the pull-up switching element
  • a source terminal of the N-type bias transistor is connected to a drain terminal of the pull-down switching element
  • the pad is connected to a contact node between the P-type bias transistor and the N-type bias transistor, wherein the first bias voltage is applied to a gate terminal of the N-type bias transistor, and the third bias voltage is the P-type. Is applied to a gate terminal of a bias transistor, and the N-well bias voltage is applied to the P-type bias transistor. It may be connected to the body terminal of the register.
  • a bias voltage generator for a high speed input / output pad is provided.
  • a high-speed signal is added by adding a circuit that stably limits the bias voltage provided to the buffer circuit in a short time in a fail-safe mode in which power is not applied.
  • FIG. 1 is a circuit diagram illustrating a digital input / output circuit having a fail-safe function of a general general scheme.
  • FIG. 2 is a conceptual diagram illustrating the influence of parasitic capacitor components in a general bias generation circuit.
  • FIG. 3 is a block diagram illustrating a configuration of an input / output (I / O) circuit according to an embodiment disclosed in the present specification.
  • FIG. 4 is a configuration diagram illustrating a configuration of a bias voltage generator according to one embodiment disclosed herein.
  • FIG. 5 is a circuit diagram illustrating a bias voltage generator according to an embodiment disclosed herein.
  • FIG. 6 is a circuit diagram illustrating a buffer circuit according to an exemplary embodiment disclosed herein.
  • FIG. 7 is an exemplary diagram illustrating a bias voltage generator according to a first embodiment disclosed herein.
  • FIG. 8 is a circuit diagram illustrating a bias voltage generator according to a second embodiment disclosed herein.
  • FIG. 9 is an exemplary view illustrating a bias voltage generator according to a third embodiment disclosed herein.
  • FIG. 10 is a circuit diagram illustrating a buffer circuit according to a third embodiment disclosed herein.
  • FIG. 11 shows an overall circuit diagram of a bias voltage generator according to a fourth embodiment disclosed herein.
  • FIG. 12 shows a buffer circuit 200 using bias voltages generated by a bias voltage generator according to the fourth embodiment disclosed herein.
  • 13 is a circuit diagram showing the operation of the bias voltage generator and the buffer circuit in the normal mode.
  • FIG. 14 is a circuit diagram illustrating an operation of a bias voltage generator and a buffer circuit in a first fail-safe mode.
  • FIG. 15 is a circuit diagram showing the operation of the bias voltage generator and the buffer circuit in the case of the second fail-safe mode2.
  • 16 is an exemplary view showing a simulation result of the bias voltages for each operation mode.
  • the technique disclosed herein can be applied to a bias voltage generation circuit for a high speed input / output pad.
  • the technology disclosed herein is not limited thereto, and may be used in all voltage generation circuits and voltage generation methods to which the technical spirit of the technology may be applied.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • an input / output circuit having a fail-safe function may include a bias circuit that protects the input / output buffer circuit from high input / output voltage on the input / output pad when there is no power supply inside the chip.
  • This bias circuit can generate a stable bias using a pad as a power supply and supply it to an input / output transistor to be protected even when there is no power supply so that a voltage above a predetermined level is not applied to the transistors used in the input / output circuit.
  • the present invention proposes a technique for solving this problem and a method of implementing the same.
  • bias voltage generator or generation circuit
  • FIG. 3 is a block diagram illustrating a configuration of an input / output (I / O) circuit according to an embodiment disclosed in the present specification.
  • an input / output circuit may include a bias voltage generator 100 and a buffer circuit 200.
  • the sag bias voltage generator 100 may supply at least one bias voltage to the buffer circuit 200.
  • the buffer circuit 200 may be a circuit generally used in the art.
  • the buffer circuit 200 may output data through the pad to the outside based on the at least one bias voltage and the pull-up signal or the pull-down signal.
  • FIG. 4 is a configuration diagram illustrating a configuration of a bias voltage generator according to one embodiment disclosed herein.
  • the bias voltage generator 100 may include a bias generator 110 and a reference voltage generator 120.
  • the bias voltage generator 100 may serve to supply at least one bias voltage to a buffer circuit connected to the pad PAD.
  • the bias generator 110 may serve to generate a first bias voltage among the at least one bias voltage.
  • the reference voltage generator 120 may generate a voltage proportional to the pad voltage applied to the pad as the reference voltage VR100.
  • the first bias voltage may be a voltage obtained by adding a set voltage to the reference voltage VR100.
  • the bias generator 110 and the reference voltage generator 120 may be configured in various ways (or shapes). That is, the bias generator 110 and the reference voltage generator 120 may be formed in various configurations using various passive elements or active elements.
  • FIG. 5 is a circuit diagram illustrating a bias voltage generator according to an embodiment disclosed herein.
  • the bias generator 110 may include a first resistor R1 and a first switching element M1.
  • the first resistor R1 may be connected between the pad P100 and the first output node nb1 that outputs the first bias voltage bias1.
  • the first switching device M1 may be connected between the first output node nb1 and the ground node g100.
  • the voltage corresponding to the ground node g100 may be expressed in terms generally used in the art.
  • the voltage corresponding to the ground node g100 may be expressed as 'VSS'.
  • the reference voltage VR100 may be applied to the gate terminal of the first switching element M1.
  • the first switching device M1 may be a p-type MOS transistor (see FIG. 5). All switching devices described below may mean at least one of a p-type MOS transistor and an n-type MOS transistor. In addition, it will be apparent to those skilled in the art that various kinds of switching elements (or transistors) may be used in the bias voltage generator 100 according to one embodiment disclosed herein.
  • the set voltage may be generated (or used) in various ways.
  • the set voltage may be a threshold voltage corresponding to the first switching element M1.
  • the reference voltage generator 120 may generate the reference voltage VR100 based on a voltage distribution between a voltage corresponding to the pad P100 and a ground voltage corresponding to the ground node g100.
  • the reference voltage generator 120 may include a second resistor R2 and a third resistor R3, and the voltage divider may include the second resistor R2 and the third resistor. It may be made based on (R3).
  • the second resistor R2 is connected between the pad P100 and the reference node nr1
  • the third resistor R3 is connected to the reference node nr1 and the ground node g100.
  • the reference voltage VR100 may be a voltage corresponding to the reference node nr1.
  • the reference voltage VR100 may be '0.3 * pad voltage'.
  • the first bias voltage may be a voltage obtained by adding a set voltage to '0.3 * pad voltage' which is the reference voltage.
  • the set voltage is a threshold voltage (or threshold voltage) corresponding to the first switching element M1.
  • the reference voltage generator (or R2, R3 voltage divider circuit, 120) to make a '0.3 * pad voltage'
  • the gate voltage of the first switching device M1 may be made.
  • the first bias voltage corresponding to the drain node of the first switching element M1 is '0.3 * pad voltage', which is a gate voltage of the first switching element M1 in a circuit configuration.
  • the first switching device M1 may be turned on and limited to a specific voltage value (a kind of clamp function).
  • the first bias voltage may be limited to a voltage value obtained by adding a set voltage (for example, the threshold voltage of the first switching element M1, Vth) to 0.3 * pad voltage (' 0.3 * pad voltage + Vth (M1) ', hereinafter referred to as design voltage).
  • the design voltage when the pad voltage is 3.3V and the threshold voltage of the first switching element M1 which is the set voltage is 0.6V, the design voltage may be 1.7V (1.1V + 0.6V). In addition, for example, when the threshold voltage is 0.7V, the design voltage may be 1.8V.
  • the first bias voltage waveform may be the first voltage waveform V100, but the limit is not limited. If there is a function may be the second voltage waveform (V200).
  • the source node of the first switching element M1 used for discharging uses a global node as a ground node (for example, a node corresponding to VSS), there is an advantage that rapid discharging is possible. Can be.
  • the voltage level of the first bias bias1 is a design voltage value (for example, '0.3 * pad voltage + Vth (M1)') by the voltage divider circuit (or reference voltage generator) 120 of R2-R3. Can be determined.
  • This method has the advantage of making a voltage level insensitive to process changes because it uses a MOS transistor (TR) with a smaller process variation and a smaller threshold voltage than a method using a diode. have.
  • TR MOS transistor
  • the voltage divider circuit of the resistors R2 and R3 used in this circuit uses the ratio of the resistors, so that a mismatch can be ignored.
  • FIG. 6 is a circuit diagram illustrating a buffer circuit according to an exemplary embodiment disclosed herein.
  • a buffer circuit 200 may include a pull-up switching device Mpu, a pull-down switching device Mdn, the pull-up switching device Mpu, and It may include an N-type bias transistor (Mbias1) connected between the pull-down switching device (Mdn).
  • Mbias1 N-type bias transistor
  • the pad P100 is connected to a contact node between the pull-up switching element Mpu and the N-type bias transistor Mbias, and the first bias voltage bias1 is the N-type bias transistor Mbias1. It may be applied to the gate terminal of.
  • a pad resistor Rp may exist between the buffer circuit 200 and the pad P100.
  • an ESD circuit EC100 may be connected to the pad P100.
  • the first embodiment disclosed herein may be embodied in some or a combination of configurations or steps included in the above-described embodiments, or may be implemented in a combination of the embodiments, and the following provides a clear representation of the first embodiment disclosed herein. Duplicate parts can be omitted.
  • the bias voltage generator for supplying at least one bias voltage to the buffer circuit connected to the pad (PAD), the first bias voltage of the at least one bias voltage; And a reference voltage generator configured to generate a voltage proportional to a pad voltage applied to the pad as a reference voltage, wherein the first bias voltage is a voltage obtained by adding a set voltage to the reference voltage.
  • the bias voltage generator when the first power source and the second power source is applied, and both the first power source and the second power source is activated, the voltage corresponding to the first power source;
  • a voltage obtained by adding the set voltage to the reference voltage may be output as the first bias voltage.
  • the voltage corresponding to the second power source may be greater than the voltage corresponding to the first power source.
  • the voltage corresponding to the first power source may be 1.8V
  • the voltage corresponding to the second power source may be 3.3V.
  • the bias generation unit further includes a second switching element, the source terminal of the second switching element, the first power is applied, the gate terminal of the second switching element The second power is applied, and the drain terminal of the second switching device may be connected to a node that outputs the first bias.
  • the reference voltage generator when both the first power source and the second power source are activated, the reference voltage generator generates a voltage corresponding to the first power source as a reference voltage, and both the first power source and the second power source are both.
  • the reference voltage When not activated, the reference voltage may be a voltage proportional to the pad voltage applied to the pad.
  • the reference voltage generator further includes a third switching element, wherein the source terminal of the third switching element is supplied with the first power and the gate of the third switching element.
  • the terminal may be the second power source, and the drain terminal of the third switching element may be connected to a node that outputs the reference voltage.
  • FIG. 7 is an exemplary diagram illustrating a bias voltage generator according to a first embodiment disclosed herein.
  • the bias voltage generator 100 ′ may include a bias generator 110 ′ and a reference voltage generator 120 ′.
  • the bias generation unit 110 ′ further includes a second switching element M2, and a source of the second switching element M2 is supplied with a first power source VDD18.
  • the second power supply VDD33 is applied to the gate terminal of the second switching element M2, and the drain terminal of the second switching element M2 outputs a first bias bias1. Can be connected to.
  • the voltage corresponding to the first power source VDD18 may be 1.8V, and the voltage corresponding to the second power source VDD33 may be 3.3V.
  • the bias generator 110 ′ may have a voltage corresponding to the first power source VDD18.
  • 1.8V may be output as the first bias voltage.
  • a voltage (design voltage) added with a set voltage to the reference voltage VR100 may be output as the first bias voltage.
  • the reference voltage generator 120 ′ selects a voltage corresponding to the first power source VDD18 as a reference voltage.
  • a voltage proportional to the pad voltage applied to the pad may be generated as the reference voltage VR100.
  • the reference voltage generator 120 ′ further includes a third switching element M3, wherein the source terminal of the third switching element M3 is the first power source ( VDD18 is applied, the gate terminal of the third switching element M3 is applied with the second power supply VDD33, and the drain terminal of the third switching element M3 is a node that outputs the reference voltage. (Or a reference node, nr1).
  • the technique disclosed herein relates to a bias voltage generation circuit (or bias voltage generator) for biasing to operate (or move) quickly in response to a high speed input / output signal.
  • the first bias bias1 of the bias generation circuit disclosed in the present specification may be a voltage when the first power supply VDD18 and the second power supply VDD33 do not have 1.8 V and 3.3 V power, respectively, from the input pad PAD, or any voltage. If not, the first bias Bias1 is generated with a specific bias (or design voltage). On the contrary, when both supply voltages exist, the bias voltage is set to a specific power supply (for example, the first power source-1.8. By connecting to V), it can play a role of making a specific voltage (or design voltage) to protect the input / output (I / O) circuit even when there is no power supply.
  • the bias generation circuit according to the first embodiment disclosed herein may be configured to rapidly limit the first bias voltage to a specific level (or a specific voltage) and simultaneously with the second switching element M2 and the third. Used together with the switching element M3 may have a switching function that can be turned on and off the operation of the biasing circuit according to the state of a particular power supply.
  • the semiconductor chip including the bias generation circuit uses a power supply of 1.8V and 3.3V (eg, VDD18 and VDD33)
  • the VDD18 and VDD33 may be used.
  • the second switching device M2 may be turned on in a state where all powers corresponding to the power supply are supplied, and the voltage corresponding to the reference node nr1 may be fixed at 1.8V.
  • the third switching device M3 may connect a voltage corresponding to the first bias node nb1 with a 1.8V power supply.
  • the first bias voltage has a voltage of 1.8 V when all of the power is turned on, and a leakage current can be prevented from flowing to the first switching element M1.
  • a leakage current (i.e., a node corresponding to the ground node g100 or VSS) from the pad is applied. leakage current flows, and this value is determined by the value of the resistor, so it is possible to reduce leakage by increasing the value of the resistance.
  • the second embodiment disclosed herein may be embodied in some or a combination of configurations or steps included in the above-described embodiments, or may be implemented in a combination of embodiments.
  • a clear representation of the first embodiment disclosed herein will be described. Duplicate parts can be omitted.
  • the bias voltage generator for supplying at least one bias voltage to the buffer circuit connected to the pad (PAD), the first bias voltage of the at least one bias voltage And a reference voltage generator configured to generate a voltage proportional to a pad voltage applied to the pad as a reference voltage, wherein the first bias voltage is a voltage obtained by adding a set voltage to the reference voltage.
  • the bias voltage generator when the first power source and the second power source is applied, and both the first power source and the second power source is activated, the voltage corresponding to the first power source; Outputting the first bias voltage and outputting a voltage obtained by adding the set voltage to the reference voltage as the first bias voltage when both the first power source and the second power source are not activated.
  • the corresponding voltage may be greater than the voltage corresponding to the first power source.
  • the bias generator generates a second bias voltage, wherein the second bias voltage corresponds to the second power source when both the first power source and the second power source are activated.
  • the voltage may be the same as the first bias voltage.
  • FIG. 8 is a circuit diagram illustrating a bias voltage generator according to a second embodiment disclosed herein.
  • the bias voltage generator 100 ′′ may further include a second bias transistor M4 and a fourth resistor R4 in the circuit disclosed in FIG. 7. have.
  • the second bias transistor M4 may be a p-type MOS transistor.
  • the second bias transistor M4 when both of the first power source VDD18 and the second power source VDD33 are activated, the second bias transistor M4 is turned on and the second bias is turned on.
  • the bias voltage may be a voltage (for example, 3, 3V) corresponding to the second power supply VDD33.
  • the voltage corresponding to the first power source VDD18 is equal to 1.8V. This may be because the second bias transistor M4 is turned on.
  • the second bias voltage when neither the first power source nor the second power source is activated, the second bias voltage may be the same voltage as the first bias voltage.
  • the second bias voltage may be equal to the first bias voltage based on the fourth resistor R4.
  • the third embodiment disclosed herein may be embodied in some or a combination of configurations or steps included in the above-described embodiments, or may be implemented in a combination of embodiments, and the following clearly describes the third embodiment disclosed herein. Duplicate parts can be omitted.
  • a first bias voltage of the at least one bias voltage may be changed.
  • a reference voltage generator configured to generate a voltage proportional to a pad voltage applied to the pad as a reference voltage, wherein the first bias voltage is a voltage obtained by adding a set voltage to the reference voltage.
  • the bias voltage generator when the first power source and the second power source is applied, and both the first power source and the second power source is activated, the voltage corresponding to the first power source; Outputting the first bias voltage and outputting a voltage obtained by adding the set voltage to the reference voltage as the first bias voltage when both the first power source and the second power source are not activated.
  • the corresponding voltage may be greater than the voltage corresponding to the first power source.
  • the bias generation unit generates a second bias voltage, wherein the second bias voltage corresponds to the second power source when both the first power source and the second power source are activated.
  • the voltage may be the same as the first bias voltage.
  • a fourth switching element and a fifth switching element are included, and generate a third bias voltage of the at least one bias voltage, wherein both the first power source and the second power source are activated.
  • the fifth switching element may be turned on based on the second bias voltage to generate a pad voltage applied to the pad as the third bias voltage.
  • the third embodiment further comprising a sixth switching element and a seventh switching element, and generates an N-well bias voltage of the at least one bias voltage, wherein the first power supply and the second power supply are both When activated, the sixth switching element is turned on based on the first bias voltage to generate a voltage corresponding to the second power supply as the N-well bias voltage, and the first power supply and the second power supply. When neither of these is activated, the seventh switching element may be turned on based on the second bias voltage to generate the third bias voltage as the N-well bias voltage.
  • the buffer circuit comprises a pull-up switching element, a pull-down switching element and a P-type bias transistor and an N-type bias connected between the pull-up switching element and the pull-down switching element.
  • a transistor wherein a source terminal of the P-type bias transistor is connected to a drain terminal of the pull-up switching element, and a source terminal of the N-type bias transistor is connected to a drain terminal of the pull-down switching element;
  • the pad is connected to a contact node between the P-type bias transistor and the N-type bias transistor, wherein the first bias voltage is applied to the gate terminal of the N-type bias transistor, and the third bias voltage is the P Is applied to a gate terminal of a type bias transistor, and the N-well bias voltage is applied to the P-type bias transistor; It may be connected to the body terminal of the requester.
  • FIG. 9 is an exemplary view illustrating a bias voltage generator according to a third embodiment disclosed herein.
  • the bias voltage generator 100 ′ ′′ according to the third embodiment disclosed herein may further include the circuit configuration disclosed in FIG. 9 in addition to the configuration disclosed in FIG. 8.
  • the bias voltage generator 100 ′ ′′ may further include a fourth switching element MP1 and a fifth switching element MP3.
  • the bias voltage generator 100 ′ ′′ includes the first bias voltage, the second bias voltage, the fourth switching element MP1 and the fifth switching element ( Based on MP2), a third bias voltage among the at least one bias voltage provided to the buffer circuit may be further generated.
  • the second bias voltage is based on the second bias voltage.
  • the fourth switching device MP1 may be turned on to generate the first bias voltage as the third bias voltage.
  • the fifth switching element MP2 is turned on based on the second bias voltage so that the pad is turned on.
  • the pad voltage applied to (P100) may be generated as the third bias voltage.
  • the bias voltage generator 100 ′′ ′ may include a sixth switching element MP6 and a seventh switching element MP3.
  • the bias voltage generator 100 ′ ′′ includes the first bias voltage, the second bias voltage, the sixth switching element MP6, and the seventh switching element MP3.
  • the N-well bias (NWBIAS) voltage among at least one bias voltage provided to the buffer circuit may be further generated.
  • the third bias voltage 3 is performed.
  • the sixth switching element MP6 is turned on so that the voltage corresponding to the second power source VDD33 (for example, 3.3V) is the N-well bias. It can be generated by the voltage NWBIAS.
  • the second bias voltage (for example, 1.8 V, which is a design voltage of the first bias voltage) may be changed.
  • the seventh switching element MP3 may be turned on to generate the pad voltage (or the third bias voltage) applied to the pad P100 as the N-well bias voltage NWBIAS.
  • the NWBIAS may be for preventing the junction of the drain and bulk (or body) junction diodes from turning on.
  • the transistor M6 may serve to fix the drain voltage of the MP4 to the first bias voltage when all of the power is applied.
  • FIG. 10 is a circuit diagram illustrating a buffer circuit according to a third embodiment disclosed herein.
  • a buffer circuit 200 ′ may include a pull-up switching device (MPU), a pull-down switching device (MDN), and the pull-up switching device (MPU). ), A P-type bias transistor Mbias3 and an N-type bias transistor Mbias1 connected between the pull-down switching device MDN.
  • MPU pull-up switching device
  • MDN pull-down switching device
  • MPU pull-up switching device
  • the source terminal of the P-type bias transistor Mbias3 is connected to the drain terminal of the pull-up switching device MPU, and the source terminal of the N-type bias transistor Mbias1 is the pull-down switching device. It may be connected to the drain terminal of the (MDN).
  • the pad P100 is connected to a contact node between the P-type bias transistor Mbias3 and the N-type bias transistor Mbias1, and the first bias voltage is a gate of the N-type bias transistor Mbias1. Can be applied to the terminal.
  • the third bias voltage 3 is applied to the gate terminal of the P-type bias transistor Mbias3, and the N-well bias voltage NWBIAS is the body terminal of the P-type bias transistor Mbias3. Or a bulk terminal).
  • the fourth embodiment disclosed herein may be embodied in some or a combination of configurations or steps included in the above-described embodiments, or may be implemented in a combination of embodiments, and the following clearly describes the fourth embodiment disclosed herein. Duplicate parts can be omitted.
  • FIG. 11 shows an overall circuit diagram of a bias voltage generator according to a fourth embodiment disclosed herein.
  • a portion for generating the first bias voltage and the second bias voltage according to the second embodiment corresponds to a circuit connected to the bottom of the pad P100, and the third bias and N ⁇ according to the third embodiment.
  • the part generating the well bias voltage may correspond to a circuit connected to the top of the pad P100.
  • the first bias voltage has a voltage (for example, 1.8V) corresponding to the first power supply in a state where there is a power supply, and is equal to a voltage corresponding to the pad P100 in a state where there is no power.
  • the voltage level can be maintained.
  • the voltage corresponding to the pad P100 may be fixed at a specific voltage level (eg, '0.3 * pad voltage + Vth (M1)', which is a design voltage).
  • the second bias (Bias2) voltage may be the same voltage as the first bias1 voltage when the power is not applied, and when the power is present, the IO voltage (for example, 3.3, which is a voltage corresponding to the second power supply).
  • the IO voltage for example, 3.3, which is a voltage corresponding to the second power supply.
  • the third bias voltage Bias3 follows the voltage corresponding to the pad P100 without limitation, and when there is a power supply, the voltage corresponding to the first power supply (for example, 1.8V). ) Can be maintained.
  • the NWBIAS can take on the same voltage as the third bias voltage when there is no power supply and maintain the highest power supply (eg, 3.3 V, the voltage corresponding to the second power supply) when power is applied and pull-up It is possible to prevent reverse leakage current that may occur in a pull up path driver TR (eg, p-type MOS transistors present in the pull-up path of FIG. 12 below).
  • TR pull up path driver TR
  • FIG. 12 shows a buffer circuit 200 using bias voltages generated by a bias voltage generator according to the fourth embodiment disclosed herein.
  • an input / output (I / O) signal level through the pad P100 may be 0V / 3.3V, and an allowable voltage (or device margin voltage) of each transistor TR may be 2V.
  • the output driver (or buffer circuit 200) may be divided into a pull-up path LPU100 and a pull-down path LDN100 as shown in FIG. 12.
  • fail-safe mode it consists of a switch (eg, TG200) that can properly open / short the PU signal to prevent leakage from flowing into the pull-up path.
  • a switch eg, TG200
  • the bias generator 100 can create a total of four biases (first bias, second bias, third bias and NWBIAS). have.
  • the first transmission gate TG100 existing in the pull-up path may serve to activate the pull-up path according to whether power is applied.
  • the second transmission gate TG200 pull-ups an abnormal voltage (or current) of the pad in a fail-safe mode in which at least one of the first power source and the second power source is not applied. It can serve to prevent propagation along the path.
  • the second transmission gate TG200 may be driven by the second power supply VDD33 and the transmission gating circuit CR100.
  • the switching device SWP1 maintains the gate voltage of the pull-up switching device (MPU) at the first bias voltage (eg, 1.8V, which is a design voltage) in the fail-safe mode, thereby overvoltage (eg, 2V, which is a device margin). It can play a role of preventing over).
  • the first bias voltage eg, 1.8V, which is a design voltage
  • overvoltage eg, 2V, which is a device margin
  • the switching device SWP2 may serve to maintain the drain voltage of the P-type bias transistor Mbias3 as the first bias voltage (eg, 1.8V, which is a design voltage) in the fail-safe mode.
  • the first bias voltage eg, 1.8V, which is a design voltage
  • the operation mode described below is a normal mode in which both the first power source VDD18 and the second power source VDD33 are applied, the first power source VDD18 is applied, and the second power source VDD33 is applied. ) Is the first fail-safe mode 1 to which no safe power is applied and the second fail-safe mode 2 to which neither the first power source VDD18 nor the second power source VDD33 is applied. ) May be included.
  • a voltage corresponding to the first power source VDD18 is 1.8V
  • a voltage corresponding to the second power source VDD33 is 3.3V
  • the design voltage is 1.8V (first switching) for convenience of description. Assume that the case where the threshold voltage of the element M1 is 0.7V).
  • 13 is a circuit diagram showing the operation of the bias voltage generator and the buffer circuit in the normal mode.
  • NWBIAS is generated at 3.3V
  • any voltage of 0 to 3.3V is generated on the pad of the right driver circuit (or buffer circuit) 200 of FIG. 13, and overstress (or overvoltage) is greater than 2V on the transistors connected to the pad. Can be suppressed from occurring.
  • the TG200 may be turned on to be connected to deliver a data signal generated according to data in the pre driver to the driver.
  • FIG. 14 is a circuit diagram illustrating an operation of a bias voltage generator and a buffer circuit in a first fail-safe mode.
  • VDD33 or the second power supply
  • VDD18 or the first power supply
  • the buffer circuit cannot perform normal operation of inputting / outputting data. Since the power supply of the VDD33 is 0V, the power supply is all applied when the pad voltage is applied at 3.3V. You may have to fail safe as well.
  • the switching devices (switches) connected to the VDD18, VDD33 are all turned off and may be a mode for generating a voltage dependent on the pad (PAD).
  • the bias1 node may not have a voltage greater than 1.8V (for example, the design voltage) by the pmos (for example, M1) performing the clamp operation.
  • bias2 which is required to generate bias3 and NWBIAS, can be clamped at 1.8V or higher like bias1.
  • bias2 can be used for the circuit that creates bias3 and NWBIAS on top of the bias generator.
  • the reverse voltage is prevented from being generated between the pad and the NWBIAS, thereby preventing the junction diode of the bulk and channel of the PMOS from turning on.
  • FIG. 15 is a circuit diagram showing the operation of the bias voltage generator and the buffer circuit in the case of the second fail-safe mode2.
  • both VDD33 and VDD18 operate at the second fail-safe mode at 0V, and the operation is similar to that of FIG. 14, and thus a detailed description thereof will be omitted.
  • 16 is an exemplary view showing a simulation result of the bias voltages for each operation mode.
  • waveforms of four bias voltages VBIAS1, VBIAS2, VBIAS3, and NWBIAS for each of a first fail-safe mode, a second fail-safe mode, and a normal mode may be checked.

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Abstract

본 명세서는, 고속 입출력 패드를 위한 바이어스 전압 생성 회로를 제공한다. 이를 위하여, 일 실시예에 따른 바이어스 전압 생성기는, 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기에 있어서, 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부; 및 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되, 상기 제 1 바이어스 전압은, 상기 기준 전압에 설정 전압이 더해진 전압인 것일 수 있다.

Description

고속 입출력 패드를 위한 바이어스 전압 생성 회로
본 명세서는 고속 입출력 패드를 위한 바이어스 전압 생성 회로에 관한 것이다. 보다 구체적으로는 입출력 패드에 높은 입출력 전압으로부터 입출력 버퍼 회로를 보호하기 위한 바이어스 회로에 관한 것이다.
입출력 버퍼 회로는 칩(chip)과 칩간 신호를 주고 받기 위한 회로로 시스템이 어떠한 시스템인가에 따라 여러 가지 형태를 가진다.
일반적으로 칩 간 신호를 주고 받는 경우는 전압 레벨은 칩 내부에서 사용하는 전원 전압 보다 클 수 있다.
이러한 전압 레벨은 트랜지스터 1단에 허용되는 전압을 초과하므로 트랜지스터 여러 단을 사용하여 전압을 분배할 필요가 있다.
안정된 전압 분배를 위하여 입출력 회로 내부에 필요한 바이어스를 생성하는 블록(또는 회로)이 존재할 수 있다.
페일-세이프(Fail-safe)기능을 가진 입출력 회로는 시스템에서 한 칩(또는 fail-safe 동작이 필요한 칩)의 전원만 인가되지 않는 상황이 존재하는 경우 즉 입출력 버퍼 회로에 전원이 없어 앞서 설명한 바이어스 회로가 동작하지 않을 경우를 대비한 입출력 회로이다.
도 1은 일반적인 일반적인 방식의 fail-safe 기능을 겸비한 디지털 입출력 회로를 나타내는 회로도이다.
도 1을 참조하면, 입출력 회로의 구성은 IO 전압을 출력 하기 위한 IO driver block(20), ESD 보호 회로(30)가 있으며 fail-safe 동작을 위한 bias generator 블록(10)으로 이루어질 수 있다.
입출력회로를 구성하는 트랜지스터는 공정상 2V이하의 전압에서 사용되어야 할 수 있으며, 입출력 전압은 3.3V로 가정한다.
Fail safe 동작을 위하여는 전원이 0V인 경우(VDDPST=0)와 동시에 PAD 전압이 3.3V가 인가되는 상황에서 bias1전압은 Mnb1에 인가되는 전압의 허용치인 2V 이하가 되도록 패드(PAD)의 전압의 절반 수준으로 제 1 바이어스(bias1) 전압을 만들어 주어야 할 수 있다.
제 2 바이어스 전압(Bias2)은 전압 허용치와 더불어 VDDPST로의 방향인 역방향으로 Mpb1이 on되어(reverse turn on) 전류가 흐르는 것을 막기 위하여 패드와 같은 3.3V로 biasing 되어야 할 수 있다.
NWBIAS는 Mpb1의 드레인(drain) 단자 및 벌크(bulk, 또는 바디) 간의 junction diode가 turn on 되는 것을 방지 하기 위한 목적으로 패드(PAD)와 같은 전압인 3.3V가 인가 되어야 할 수 있다.
이하에서는 제 1 바이어스 전압(bias1)을 예로 종래의 바이어스 생성회로의 문제점을 설명한다.
패드(PAD) 전압을 전원으로 하여 절반의 전압을 만들고자 하는 경우 도 1의 bias1 generator(10)와 같이 다이오드를 직렬로 사용하여 중간 전압을 생성할 수 있다.
이상적인 경우 제 1 바이어스(bias1) 전압은 약 0.5*PAD 전압을 항상 유지하여 안정된 제 1 바이어스(bias1) 전압을 만들어 줄 수 있다.
여기서 사용되는 다이오드형태의 전압 분배 방식은 일정한 전류를 패드로부터 소모하여 fail-safe 동작에 필요한 bias를 생성하기 때문에 이 전류를 일정 수준 이하로 제약하는 조건이 따르게 된다.
작은 전류로 바이어스(bias)를 생성하는 것은 일반적으로 ESD(Eelectrostatic Discharge)등 회로를 구성하는 트랜지스터의 사이즈가 커서 부하가 큰 입출력 회로의 경우, 바이어스를 생성하는데 일정한 시간이 필요하게 되고 이는 입출력 회로의 동작 속도를 제한하는 원인이 될 수 있다.
도 2는 일반적인 바이어스 생성 회로에 있어서의 기생 커패시터 성분의 영향을 나타내는 개념도이다.
도 2를 참조하면, 입출력 신호가 빠른 경우, 입출력 회로 내에 존재하는 기생 성분을 고려할 필요가 있을 수 있다.
회로 내에 존재하는 드라이버(driver)와 ESD 회로는 큰 전류를 구동하기 위한 목적으로 큰 width를 가지는 트랜지스터를 사용할 수 있으며 큰 기생 커패시터를 가질 수 있다.
이 기생 커패시터를 고려하면 도 2와 같이 패드로부터 제 1 바이어스(bias1) 노드(node)로 기생 커패시터에 의한 고주파 경로(high frequency path)가 만들어질 수 있다.
따라서 패드가(PAD)가 0에서 3.3V로 빠르게 변하는 순간 제 1 바이어스(bias1)의 전압이 트랜지스터의 전압 허용치인 2V 이상이 될 수 있다.
이를 방지하기 위해서는 제 1 바이어스(bias1) 노드(node)에 큰 용량의 다이오드를 사용해 전압을 제한 하는 방식을 생각해 볼 수 있다.
하지만 일반적으로 사용되는 다이오드는 문턱전압이 800mV로 크므로 다양한 전압을 만들기 어려우며, 이 문턱전압은 공정에 따라 변화가 심하여 안정된 전압 제한이 어려운 문제가 있을 수 있다.
본 명세서는, 고속 입출력 패드를 위한 바이어스 전압 생성 회로를 제공하는 데 그 목적이 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 바이어스 전압 생성기는, 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기로서, 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부; 및 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되, 상기 제 1 바이어스 전압은, 상기 기준 전압에 설정 전압이 더해진 전압인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 바이어스 생성부는, 제 1 저항, 제 1 스위칭 소자를 포함하고, 상기 제 1 저항은, 상기 패드 및 상기 제 1 바이어스 전압을 출력하는 제 1 출력 노드 사이에 연결되고, 상기 제 1 스위칭 소자는, 상기 제 1 출력 노드 및 접지 노드 사이에 연결되고, 상기 기준 전압은, 상기 제 1 스위칭 소자의 게이트 단자에 인가되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 스위칭 소자는, p형 MOS 트랜지스터이고, 상기 설정 전압은, 상기 제 1 스위칭 소자에 해당하는 임계 전압(threshold voltage)인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기준 전압 생성부는, 상기 패드 전압 및 접지 노드에 해당하는 접지 전압 간의 전압 분배를 근거로 상기 기준 전압을 생성하는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기준 전압 생성부는, 제 2 저항 및 제 3 저항을 포함하고, 상기 전압 분배는, 상기 제 2 저항 및 상기 제 3 저항을 근거로 이루어지는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 2 저항은, 상기 패드 및 기준 노드 사이에 연결되고, 상기 제 3 저항은, 상기 기준 노드 및 상기 접지 노드 사이에 연결되되, 상기 기준 전압은, 상기 기준 노드에 해당하는 전압인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼 회로는, 풀-업 스위칭 소자, 풀-다운 스위칭 소자 및 상기 풀-업 스위칭 소자 및 풀-다운 스위칭 소자 사이에 연결되는 N형 바이어스 트랜지스터를 포함하고, 상기 패드는 상기 풀-업 스위칭 소자 및 상기 N형 바이어스 트랜지스터 간의 접점 노드에 연결되고, 상기 제 1 바이어스 전압은, 상기 N형 바이어스 트랜지스터의 게이트 단자에 인가되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 바이어스 전압 생성기는, 제 1 전원 및 제 2 전원을 인가 받고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 전원에 해당하는 전압을 상기 제 1 바이어스 전압으로 출력하고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 기준 전압에 상기 설정 전압이 더해진 전압을 상기 제 1 바이어스 전압으로 출력하되, 상기 제 2 전원에 해당하는 전압은 상기 제 1 전원에 해당하는 전압보다 큰 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 전원에 해당하는 전압은, 1.8V이고, 상기 제 2 전원에 해당하는 전압은, 3.3V인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 바이어스 생성부는, 제 2 스위칭 소자를 더 포함하되, 상기 제 2 스위칭 소자의 소스 단자는, 상기 제 1 전원이 인가되고, 상기 제 2 스위칭 소자의 게이트 단자는, 상기 제 2 전원이 인가되고, 상기 제 2 스위칭 소자의 드레인 단자는, 상기 제 1 바이어스를 출력하는 노드에 연결되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기준 전압 생성부는, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 전원에 해당하는 전압을 기준 전압으로 생성하고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기준 전압 생성부는, 제 3 스위칭 소자를 더 포함하되, 상기 제 3 스위칭 소자의 소스 단자는, 상기 제 1 전원이 인가되고, 상기 제 3 스위칭 소자의 게이트 단자는, 상기 제 2 전원이 인가되고, 상기 제 3 스위칭 소자의 드레인 단자는, 상기 기준 전압을 출력하는 노드에 연결되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 바이어스 생성부는, 제 2 바이어스 전압을 생성하되, 상기 제 2 바이어스 전압은, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 2 전원에 해당하는 전압이 되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 1 바이어스 전압과 동일한 전압이 되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 제 4 스위칭 소자 및 제 5 스위칭 소자를 포함하고, 상기 적어도 하나의 바이어스 전압 중 제 3 바이어스 전압을 생성하되, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 2 바이어스 전압을 근거로 상기 제 4 스위칭 소자가 턴-온되어 상기 제 1 바이어스 전압이 상기 제 3 바이어스 전압으로 생성되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 2 바이어스 전압을 근거로 상기 제 5 스위칭 소자가 턴-온되어 상기 패드에 인가되는 패드 전압이 상기 제 3 바이어스 전압으로 생성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 제 6 스위칭 소자 및 제 7 스위칭 소자를 더 포함하고, 상기 적어도 하나의 바이어스 전압 중 N-웰 바이어스 전압을 생성하되, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 3 바이어스 전압을 근거로 상기 제 6 스위칭 소자가 턴-온되어 상기 제 2 전원에 해당하는 전압이 상기 N-웰 바이어스 전압으로 생성되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 2 바이어스 전압을 근거로 상기 제 7 스위칭 소자가 턴-온되어 상기 패드에 인가되는 패드 전압이 상기 N-웰 바이어스 전압으로 생성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼 회로는, 풀-업 스위칭 소자, 풀-다운 스위칭 소자 및 상기 풀-업 스위칭 소자, 풀-다운 스위칭 소자 사이에 연결되는 P형 바이어스 트랜지스터 및 N형 바이어스 트랜지스터를 포함하고, 상기 P형 바이어스 트랜지스터의 소스 단자는, 상기 풀-업 스위칭 소자의 드레인 단자와 연결되고, 상기 N형 바이어스 트랜지스터의 소스 단자는, 상기 풀-다운 스위칭 소자의 드레인 단자와 연결되고, 상기 패드는 상기 P형 바이어스 트랜지스터 및 상기 N형 바이어스 트랜지스터 간의 접점 노드에 연결되되, 상기 제 1 바이어스 전압은, 상기 N형 바이어스 트랜지스터의 게이트 단자에 인가되고, 상기 제 3 바이어스 전압은, 상기 P형 바이어스 트랜지스터의 게이트 단자에 인가되고, 상기 N-웰 바이어스 전압은, 상기 P형 바이어스 트랜지스터의 바디 단자에 연결되는 것일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 고속 입출력 패드를 위한 바이어스 전압 생성기를 제공한다.
특히, 본 명세서에 개시된 에 따르면, 전원이 인가되지 않는 페일-세이프(Fail-safe) 모드에서 버퍼 회로에 제공되는 바이어스(bias) 전압을 짧은 시간 안에 안정하게 제한하는 회로를 추가하여 고속의 신호가 인가된 상황에서 칩 내부의 입출력 회로를 안전하게 보호할 수 있는 바이어스 전압 생성기를 제공할 수 있는 이점이 있다.
도 1은 일반적인 일반적인 방식의 fail-safe 기능을 겸비한 디지털 입출력 회로를 나타내는 회로도이다.
도 2는 일반적인 바이어스 생성 회로에 있어서의 기생 커패시터 성분의 영향을 나타내는 개념도이다.
도 3은 본 명세서에 개시된 일 실시예에 따른 입출력(I/O) 회로의 구성을 나타내는 구성도이다.
도 4는 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기의 구성을 나타내는 구성도이다.
도 5는 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기를 나타내는 회로도이다.
도 6은 본 명세서에 개시된 일 실시예에 따른 버퍼 회로를 나타내는 회로도이다.
도 7은 본 명세서에 개시된 제 1 실시예에 따른 바이어스 전압 생성기를 나타내는 예시도이다.
도 8은 본 명세서에 개시된 제 2 실시예에 따른 바이어스 전압 생성기를 나타내는 회로도이다.
도 9는 본 명세서에 개시된 제 3 실시예에 따른 바이어스 전압 생성기를 나타내는 예시도이다.
도 10은 본 명세서에 개시된 제 3 실시예에 따른 버퍼 회로를 나타내는 회로도이다.
도 11은 본 명세서에 개시된 제 4 실시예에 따른 바이어스 전압 생성기의 전체 회로도를 나타낸다.
도 12는 본 명세서에 개시된 제 4 실시예에 따른 바이어스 전압 생성기에 의해 생성된 바이어스 전압들을 사용하는 버퍼회로(200)를 나타낸다.
도 13은 노멀 모드인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 14는 제 1 페일-세이프 모드인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 15는 제 2 페일-세이프 모드(fail safe mode2)인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 16은 각 동작 모드 별 바이어스 전압들의 모의 실험결과를 나타내는 예시도이다.
본 명세서에 개시된 기술은 고속 입출력 패드를 위한 바이어스 전압 생성 회로에 적용될 수 있다. 그러나 본 명세서에 개시된 기술은 이에 한정되지 않고, 상기 기술의 기술적 사상이 적용될 수 있는 모든 전압 생성 회로, 전압 생성 방법에 사용될 수 있다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 명세서에 개시된 기술의 사상을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 명세서에 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 명세서에 개시된 기술의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 명세서에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 기술의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 그 기술의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
전술한 바와 같이, Fail-safe 기능을 가지는 입출력 회로는 칩(chip)내부에 전원이 없는 경우 입출력 패드에 높은 입출력 전압으로부터 입출력 버퍼(buffer)회로가 안전하게 보호 되는 bias회로를 내장할 수 있다.
이 바이어스 회로는 입출력 회로에 사용되는 트랜지스터들에 일정 수준이상의 전압이 인가 되지 않도록 전원이 없는 경우에도 패드를 전원으로 하여 안정된 바이어스를 생성하여 보호하고자 하는 입출력 트랜지스터에 공급할 수 있다.
하지만, 입출력 신호의 속도가 빠른 경우, 회로내부의 기생 커패시터의 영향으로 바이어스 전압이 고속으로 동작하는 입력신호를 따라 순간적으로 기준치 이상의 전압으로 올라가 정확한 전압을 생성하지 못하는 문제가 있어 입출력 신호의 속도를 올리는데 문제가 있을 수 있다.
본 발명에서는 이러한 문제를 해결하는 기술과 그 구현 방법을 제시한다.
Fail-safe 입출력 회로의 바이어스(bias) 전압을 짧은 시간 안에 안정하게 제한하는 회로를 추가하여 고속의 신호가 인가된 상황에서 칩 내부의 입출력 회로를 안전하게 보호하여 입출력 회로의 fail-safe 동작 속도를 증가시킴과 동시에 이 입출력 버퍼를 사용하는 시스템의 신호 전달 속도를 증가시킬 수 있다.
이하에서는 도 3 내지 도 16을 참조하여 본 명세서에 개시된 실시예들에 따른 바이어스 전압 생성기(또는 생성 회로)에 대해 설명한다.
본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기
도 3은 본 명세서에 개시된 일 실시예에 따른 입출력(I/O) 회로의 구성을 나타내는 구성도이다.
도 3을 참조하면, 본 명세서에 개시된 일 실시예에 따른 입출력 회로는 바이어스 전압 생성기(100) 및 버퍼 회로(200)를 포함할 수 있다.
삭이 바이어스 전압 생성기(100)는 상기 버퍼 회로(200)에 적어도 하나의 바이어스(bias) 전압을 공급할 수 있다.
상기 버퍼 회로(200)는 본 기술분야에 일반적으로 사용되는 회로일 수 있다. 예를 들어, 상기 버퍼 회로(200)는 상기 적어도 하나의 바이어스(bias) 전압 및 풀-업 신호 또는 풀-다운 신호를 근거로 패드를 통하여 데이터를 패드를 통하여 외부로 출력할 수 있다.
상기 버퍼 회로(200)에 대한 구체적인 동작인 일반적으로 본 기술분야에 알려진 바와 같으므로 생략하기로 한다.
도 4는 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기의 구성을 나타내는 구성도이다.
도 4를 참조하면, 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기(100)는 바이어스 생성부(110) 및 기준 전압 생성부(120)를 포함할 수 있다.
상기 바이어스 전압 생성기(100)는 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 역할을 할 수 있다.
일 실시예에 따르면, 상기 바이어스 생성부(110)는 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 역할을 할 수 있다.
상기 기준 전압 생성부(120)는 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압(VR100)으로 생성하는 역할을 할 수 있다.
여기서, 상기 제 1 바이어스 전압은, 상기 기준 전압(VR100)에 설정 전압이 더해진 전압일 수 있다.
상기 바이어스 생성부(110) 및 상기 기준 전압 생성부(120)는 다양한 방식(또는 형태)으로 구성될 수 있다. 즉, 상기 바이어스 생성부(110) 및 상기 기준 전압 생성부(120)는 다양한 수동 소자 또는 능동 소자를 이용하여 다양한 구성으로 이루어질 수 있다.
이하에서는 도 5를 본 명세서에 일 실시예에 따른 바이어스 전압 생성기의 소자 구성에 대해 상술한다.
도 5는 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기를 나타내는 회로도이다.
도 5를 참조하면, 상기 바이어스 생성부(110)는, 제 1 저항(R1), 제 1 스위칭 소자(M1)를 포함할 수 있다.
상기 제 1 저항(R1)은, 패드(P100) 및 제 1 바이어스 전압(bias1)을 출력하는 제 1 출력 노드(nb1) 사이에 연결될 수 있다.
상기 제 1 스위칭 소자(M1)는, 상기 제 1 출력 노드(nb1) 및 접지 노드(g100) 사이에 연결될 수 있다.
상기 접지 노드(g100)에 해당하는 전압은 본 기술분야에 일반적으로 사용되는 용어로 표현될 수 있다. 예를 들어, 상기 접지 노드(g100)에 해당하는 전압은 'VSS'등으로 표현될 수 있다.
상기 기준 전압(VR100)은, 상기 제 1 스위칭 소자(M1)의 게이트 단자에 인가되는 것일 수 있다.
일 실시예에 따르면, 상기 제 1 스위칭 소자(M1)는, p형 MOS 트랜지스터일 수 있다(도 5 참조). 이하에서 기술하는 모든 스위칭 소자는 p형 MOS 트랜지스터 및 n형 MOS 트랜지스터 중 적어도 하나를 의미할 수 있다. 이외에도 다양한 종류의 스위칭 소자(또는 트랜지스터)가 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기(100)에 사용될 수 있음이 본 기술분야의 당업자에게 자명하다.
상기 설정 전압은 다양한 방식으로 생성(또는 사용)될 수 있다. 예를 들어, 도 5의 경우처럼, 상기 설정 전압은, 상기 제 1 스위칭 소자(M1)에 해당하는 임계 전압(threshold voltage 또는 문턱 전압)인 것일 수 있다.
상기 기준 전압 생성부(120)는 상기 패드(P100)에 해당하는 전압 및 상기 접지 노드(g100)에 해당하는 접지 전압 간의 전압 분배를 근거로 상기 기준 전압(VR100)을 생성하는 것일 수 있다.
일 실시예에 따르면, 상기 기준 전압 생성부(120)는, 제 2 저항(R2) 및 제 3 저항(R3)을 포함하고, 상기 전압 분배는, 상기 제 2 저항(R2) 및 상기 제 3 저항(R3)을 근거로 이루어지는 것일 수 있다.
이 경우, 상기 제 2 저항(R2)은, 상기 패드(P100) 및 기준 노드(nr1) 사이에 연결되고, 상기 제 3 저항(R3)은, 상기 기준 노드(nr1) 및 상기 접지 노드(g100) 사이에 연결되되, 상기 기준 전압(VR100)은, 상기 기준 노드(nr1)에 해당하는 전압일 수 있다.
예를 들어, 상기 제 2 저항(R2)가 2R이고, 상기 제 3 저항(R3)가 R인 경우, 상기 기준 전압(VR100)은 '0.3*패드 전압'이 될 수 있다.
또한, 상기 제 1 바이어스(bias1) 전압은 상기 기준 전압인 '0.3*패드전압'에 설정 전압이 더해진 전압일 수 있다.
도 5의 경우, 상기 설정 전압이 상기 제 1 스위칭 소자(M1)에 해당하는 임계 전압(또는 문턱 전압)인 경우를 나타낸다.
구체적인 바이어스 회로의 동작 및 특징을 살펴보면, 상기 패드(P100)에 빠르게 변하는 데이터 신호가 인가된 경우, '0.3*패드 전압'을 만드는 기준 전압 생성부(또는 R2, R3 전압 분배회로, 120)는 상기 제 1 스위칭 소자(M1)의 게이트(Gate) 전압을 만들어 줄 수 있다.
상기 제 1 스위칭 소자(M1)의 드레인 노드(drain node)에 해당하는 제 1 바이어스(bias1) 전압은 회로 구성상 상기 제 1 스위칭 소자(M1)의 게이트(Gate) 전압인 '0.3*패드 전압'보다 높은 전압이 되면 상기 제 1 스위칭 소자(M1)이 턴-온 되어 특정 전압 값으로 제한 될 수 있다(일종의 clamp 기능). 예를 들어, 상기 제 1 바이어스(bias1) 전압은 0.3*패드 전압에 설정 전압(예를 들어, 상기 제 1 스위칭 소자(M1)의 임계 전압, Vth)이 더해진 전압값으로 제한될 수 있다('0.3*패드 전압 + Vth(M1)', 이하 설계 전압이라함).
예를 들어, 상기 패드 전압이 3.3V이고, 상기 설정 전압인 상기 제 1 스위칭 소자(M1)의 문턱전압이 0.6V인 경우, 상기 설계 전압은 1.7V(1.1V + 0.6V)일 수 있다. 또한 예를 들어, 상기 문턱 전압이 0.7V인 경우, 상기 설계전압은 1.8V일 수 있다.
따라서, 상기 제 1 스위칭 소자(M1)에 의한 상기 제 1 바이어스(bias1) 전압의 제한 기능이 없는 경우 상기 제 1 바이어스(bias1) 전압 파형은 제 1 전압 파형(V100)이 될 수 있지만, 상기 제한 기능이 있는 경우는 제 2 전압 파형(V200)이 될 수 있다.
이때 방전(discharge)에 사용되는 상기 제 1 스위칭 소자(M1)의 소스(source) 노드는 접지 노드(예를 들어, VSS에 해당하는 노드)로 global node를 사용하므로 빠른 discharging이 가능하다는 장점이 있을 수 있다.
제 1 바이어스(bias1)의 전압 레벨은 상기 R2-R3의 전압 분배회로(또는 기준 전압 생성부, 120)에 의해 설계 전압값(예를 들어, '0.3*패드 전압+Vth(M1)')으로 결정될 수 있다.
상기 R2 및 R3 저항의 비율을 조절하면 상기 제 1 바이어스(bias1) 전압을 제한하는 특정 전압 레벨(또는 설계 전압 레벨)을 자유롭게 만들어 줄 수 있다.
이러한 방식은 상대적으로 다이오드(diode)를 사용하는 방식보다 공정의 변화가 작으며, 문턱전압도 작은 MOS 트랜지스터(TR)을 사용하므로 공정의 변화에 둔감한 전압 레벨을 만들어 줄 수 있는 장점을 가질 수 있다.
이 회로에 사용된 R2과 R3의 저항의 전압 분배 회로는 저항의 비율을 사용하는 것으로 미스매치(mismatch)는 무시할 수 있다.
도 6은 본 명세서에 개시된 일 실시예에 따른 버퍼 회로를 나타내는 회로도이다.
도 6을 참조하면, 본 명세서에 개시된 일 실시예에 따른 버퍼 회로(200)는, 풀-업 스위칭 소자(Mpu), 풀-다운 스위칭 소자(Mdn) 및 상기 풀-업 스위칭 소자(Mpu) 및 풀-다운 스위칭 소자(Mdn) 사이에 연결되는 N형 바이어스 트랜지스터(Mbias1)를 포함할 수 있다.
여기서, 패드(P100)는 상기 풀-업 스위칭 소자(Mpu) 및 상기 N형 바이어스 트랜지스터(Mbias) 간의 접점 노드에 연결되고, 상기 제 1 바이어스 전압(bias1)은, 상기 N형 바이어스 트랜지스터(Mbias1)의 게이트 단자에 인가되는 것일 수 있다.
상기 버퍼 회로(200) 및 상기 패드(P100) 간에는 패드 저항(Rp)가 존재할 수 있다.
또한, 상기 패드(P100)에는 ESD 회로(EC100)가 연결되어 있을 수 있다.
제 1 실시예 - 복수의 전원을 인가받는 바이어스 전압 생성기
본 명세서에 개시된 제 1 실시예는 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 제 1 실시예의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
본 명세서에 개시된 제 1 실시예에 따르면, 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기에 있어서, 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부 및 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되, 상기 제 1 바이어스 전압은, 상기 기준 전압에 설정 전압이 더해진 전압인 것일 수 있다.
또한, 제 1 실시예에 따르면, 상기 바이어스 전압 생성기는, 제 1 전원 및 제 2 전원을 인가 받고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 전원에 해당하는 전압을 상기 제 1 바이어스 전압으로 출력하고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 기준 전압에 상기 설정 전압이 더해진 전압을 상기 제 1 바이어스 전압으로 출력할 수 있다.
여기서, 상기 제 2 전원에 해당하는 전압은 상기 제 1 전원에 해당하는 전압보다 큰 것일 수 있다. 예를 들어, 상기 제 1 전원에 해당하는 전압은, 1.8V이고, 상기 제 2 전원에 해당하는 전압은, 3.3V인 것일 수 있다.
또한, 제 1 실시예에 따르면, 상기 바이어스 생성부는, 제 2 스위칭 소자를 더 포함하되, 상기 제 2 스위칭 소자의 소스 단자는, 상기 제 1 전원이 인가되고, 상기 제 2 스위칭 소자의 게이트 단자는, 상기 제 2 전원이 인가되고, 상기 제 2 스위칭 소자의 드레인 단자는, 상기 제 1 바이어스를 출력하는 노드에 연결되는 것일 수 있다.
이 경우, 상기 기준 전압 생성부는, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 전원에 해당하는 전압을 기준 전압으로 생성하고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 것일 수 있다.
이 경우, 제 1 실시예에 따르면, 상기 기준 전압 생성부는, 제 3 스위칭 소자를 더 포함하되, 상기 제 3 스위칭 소자의 소스 단자는, 상기 제 1 전원이 인가되고, 상기 제 3 스위칭 소자의 게이트 단자는, 상기 제 2 전원이 인가되고, 상기 제 3 스위칭 소자의 드레인 단자는, 상기 기준 전압을 출력하는 노드에 연결되는 것일 수 있다.
도 7은 본 명세서에 개시된 제 1 실시예에 따른 바이어스 전압 생성기를 나타내는 예시도이다.
도 7을 참조하면, 본 명세서에 개시된 제 1 실시예에 따른 바이어스 전압 생성기(100')는 바이어스 생성부(110') 및 기준 전압 생성부(120')를 포함할 수 있다.
도 7의 구성처럼, 상기 바이어스 생성부(110')는 제 2 스위칭 소자(M2)를 더 포함하되, 상기 제 2 스위칭 소자(M2)의 소스 단자는, 제 1 전원(VDD18)이 인가되고, 상기 제 2 스위칭 소자(M2)의 게이트 단자는, 상기 제 2 전원(VDD33)이 인가되고, 상기 제 2 스위칭 소자(M2)의 드레인 단자는, 제 1 바이어스(bias1)를 출력하는 노드(nb1)에 연결될 수 있다.
여기서, 상기 제 1 전원(VDD18)에 해당하는 전압은, 1.8V이고, 상기 제 2 전원(VDD33)에 해당하는 전압은, 3.3V일 수 있다.
따라서, 상기 바이어스 생성부(110')는 도 7의 구성으로 인하여 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화된 경우, 상기 제 1 전원(VDD18)에 해당하는 전압(예를 들어, 1.8V)을 상기 제 1 바이어스(bias1) 전압으로 출력할 수 있다.
또한, 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화되지 않은 경우, 상기 기준 전압(VR100)에 설정 전압이 더해진 전압(설계 전압)을 상기 제 1 바이어스 전압으로 출력할 수 있다.
이 경우, 상기 기준 전압 생성부(120')는, 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화된 경우, 상기 제 1 전원(VDD18)에 해당하는 전압을 기준 전압(VR100)으로 생성하고, 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화되지 않은 경우, 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압(VR100)으로 생성할 수 있다.
이는 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화된 경우, 기준 노드(nr1)에 해당하는 전압을 안정적으로 상기 제 1 전원(VDD18)에 해당하는 전압으로 유지시키기 위한 것일 수 있다.
이를 위해, 도 7의 경우처럼, 상기 기준 전압 생성부(120')는, 제 3 스위칭 소자(M3)를 더 포함하되, 상기 제 3 스위칭 소자(M3)의 소스 단자는, 상기 제 1 전원(VDD18)이 인가되고, 상기 제 3 스위칭 소자(M3)의 게이트 단자는, 상기 제 2 전원(VDD33)이 인가되고, 상기 제 3 스위칭 소자(M3)의 드레인 단자는, 상기 기준 전압을 출력하는 노드(또는 기준 노드, nr1)에 연결되는 것일 수 있다.
상술한 바와 같이, 본 명세서에 개시된 기술은 바이어스(bias)가 빠른 속도의 입출력 신호에 대응하여 빠르게 동작(또는 움직이도록)하기 위한 바이어스 전압 생성 회로(또는 바이어스 전압 생성기)에 관한 것인다.
본 명세서에 개시된 바이어스 생성 회로의 제 1 바이어스(bias1)는 입력 패드(PAD)로부터 제 1 전원(VDD18) 및 제 2 전원(VDD33)에 각각 1.8V, 3.3V 전원이 없는 경우 또는 어느 하나의 전압이 없는 경우 상기 제 1 바이어스(bias1)를 특정 바이어스(bias, 또는 설계 전압)로 생성하고 반대로 두가지 전원 전압이 모두 존재하는 경우 바이어스(bias) 전압을 특정 전원(예를 들어, 제 1 전원-1.8V)으로 연결하는 동작을 수행하여 전원이 없는 경우에도 입출력(I/O) 회로를 보호하기 위한 특정 전압(또는 설계 전압)을 만드는 역할을 할 수 있다.
특히, 본 명세서에 개시된 제 1 실시예에 따른 바이어스 생성 회로는 제 1 바이어스(bias1) 전압을 특정 수준(또는 특정 전압)으로 빠르게 제한하는 동작과 동시에 상기 제 2 스위칭 소자(M2) 및 상기 제 3 스위칭 소자(M3)와 함께 사용되어 특정 전원의 상태에 따라 바이어싱(biasing) 회로의 동작을 on-off할 수 있는 스위칭(switching) 기능을 가질 수 있다.
예를 들어, 상기 바이어스 생성 회로(또는 바이어스 전압 생성기, 100)를 포함하는 반도체 칩(chip)이 1.8V 및 3.3V의 전원(예를 들어, VDD18, VDD33)을 사용하는 경우, 상기 VDD18, VDD33에 해당하는 전원이 모두 공급되는 상태에서 상기 제 2 스위칭 소자(M2)는 턴-온(turn-on) 되어 상기 기준 노드(nr1)에 해당하는 전압이 1.8V로 고정될 수 있다. 이 경우, 상기 제 3 스위칭 소자(M3)는 상기 제 1 바이어스(bias1) 노드(nb1)에 해당하는 전압을 1.8V 전원으로 연결할 수 있다.
따라서 상기 제 1 바이어스(bias1) 전압은 전원이 모두 들어온 상태에서 1.8V의 전압을 가지며, 리키지(leakage) 전류가 상기 제 1 스위칭 소자(M1)로 흐르는 것을 방지할 수 있다.
상기 제 2 저항(R2) 및 상기 제 3 저항(R3)에서 상기 패드(P100)에 전원이 들어오게 되면 상기 패드(pad)로부터 접지 노드(g100, 또는 VSS에 해당하는 노드)로 리키지 전류(leakage current)가 흐르게 되는데 이 값은 저항의 값으로 결정 되므로 저항의 값을 크게 하여 리키지(leakage)를 줄여 줄 수 있다.
제 2 실시예 - 제 2 바이어스 전압의 생성
본 명세서에 개시된 제 2 실시예는 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 제 1 실시예의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
본 명세서에 개시된 제 2 실시예에 따르면, 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기에 있어서, 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부 및 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되, 상기 제 1 바이어스 전압은, 상기 기준 전압에 설정 전압이 더해진 전압인 것일 수 있다.
또한, 제 2 실시예에 따르면, 상기 바이어스 전압 생성기는, 제 1 전원 및 제 2 전원을 인가 받고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 전원에 해당하는 전압을 상기 제 1 바이어스 전압으로 출력하고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 기준 전압에 상기 설정 전압이 더해진 전압을 상기 제 1 바이어스 전압으로 출력하되, 상기 제 2 전원에 해당하는 전압은 상기 제 1 전원에 해당하는 전압보다 큰 것일 수 있다.
또한, 제 2 실시예에 따르면, 상기 바이어스 생성부는, 제 2 바이어스 전압을 생성하되, 상기 제 2 바이어스 전압은, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 2 전원에 해당하는 전압이 되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 1 바이어스 전압과 동일한 전압이 되는 것일 수 있다.
도 8은 본 명세서에 개시된 제 2 실시예에 따른 바이어스 전압 생성기를 나타내는 회로도이다.
도 8을 참조하면, 본 명세서에 개시된 제 2 실시예에 따른 바이어스 전압 생성기(100'')는 도 7에 개시된 회로에서 제 2 바이어스 트랜지스터(M4) 및 제 4 저항(R4)를 더 포함할 수 있다.
상기 제 2 바이어스 트랜지스터(M4)는 p형 MOS 트랜지스터일 수 있다.
따라서, 제 2 실시예에 따르면, 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화된 경우, 상기 제 2 바이어스 트랜지스터(M4)가 턴-온(turn-on)되어 제 2 바이어스(bias2) 전압은 상기 제 2 전원(VDD33)에 해당하는 전압(예를 들어, 3,3V)이 될 수 있다.
이는 상기 제 1 바이어스(bias1) 전압이 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화된 경우, 상기 제 1 전원(VDD18)에 해당하는 전압(예를 들어, 1.8V)가 되어, 상기 제 2 바이어스 트랜지스터(M4)가 턴-온되기 때문일 수 있다.
또한, 제 2 실시예에 따르면, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 2 바이어스(bias2) 전압은 상기 제 1 바이어스(bias1) 전압과 동일한 전압이 될 수 있다.
예를 들어, 상기 제 2 바이어스(bias2) 전압은 상기 제 4 저항(R4)를 근거로 상기 제 1 바이어스(bias1) 전압과 동일한 전압이 될 수 있다.
제 3 실시예 - 제 3 바이어스 전압 및 n-웰 바이어스 전압의 생성
본 명세서에 개시된 제 3 실시예는 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 제 3 실시예의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
본 명세서에 개시된 제 3 실시예에 따르면, 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기에 있어서, 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부 및 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되, 상기 제 1 바이어스 전압은, 상기 기준 전압에 설정 전압이 더해진 전압인 것일 수 있다.
또한, 제 3 실시예에 따르면, 상기 바이어스 전압 생성기는, 제 1 전원 및 제 2 전원을 인가 받고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 전원에 해당하는 전압을 상기 제 1 바이어스 전압으로 출력하고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 기준 전압에 상기 설정 전압이 더해진 전압을 상기 제 1 바이어스 전압으로 출력하되, 상기 제 2 전원에 해당하는 전압은 상기 제 1 전원에 해당하는 전압보다 큰 것일 수 있다.
또한, 제 3 실시예에 따르면, 상기 바이어스 생성부는, 제 2 바이어스 전압을 생성하되, 상기 제 2 바이어스 전압은, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 2 전원에 해당하는 전압이 되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 1 바이어스 전압과 동일한 전압이 되는 것일 수 있다.
또한, 제 3 실시예에 따르면, 제 4 스위칭 소자 및 제 5 스위칭 소자를 포함하고, 상기 적어도 하나의 바이어스 전압 중 제 3 바이어스 전압을 생성하되, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 2 바이어스 전압을 근거로 상기 제 4 스위칭 소자가 턴-온되어 상기 제 1 바이어스 전압이 상기 제 3 바이어스 전압으로 생성되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 2 바이어스 전압을 근거로 상기 제 5 스위칭 소자가 턴-온되어 상기 패드에 인가되는 패드 전압이 상기 제 3 바이어스 전압으로 생성되는 것일 수 있다.
또한, 제 3 실시예에 따르면, 제 6 스위칭 소자 및 제 7 스위칭 소자를 더 포함하고, 상기 적어도 하나의 바이어스 전압 중 N-웰 바이어스 전압을 생성하되, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 바이어스 전압을 근거로 상기 제 6 스위칭 소자가 턴-온되어 상기 제 2 전원에 해당하는 전압이 상기 N-웰 바이어스 전압으로 생성되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 2 바이어스 전압을 근거로 상기 제 7 스위칭 소자가 턴-온되어 상기 제 3 바이어스 전압이 상기 N-웰 바이어스 전압으로 생성되는 것일 수 있다.
또한, 제 3 실시예에 따르면, 상기 버퍼 회로는, 풀-업 스위칭 소자, 풀-다운 스위칭 소자 및 상기 풀-업 스위칭 소자, 풀-다운 스위칭 소자 사이에 연결되는 P형 바이어스 트랜지스터 및 N형 바이어스 트랜지스터를 포함하고, 상기 P형 바이어스 트랜지스터의 소스 단자는, 상기 풀-업 스위칭 소자의 드레인 단자와 연결되고, 상기 N형 바이어스 트랜지스터의 소스 단자는, 상기 풀-다운 스위칭 소자의 드레인 단자와 연결되고, 상기 패드는 상기 P형 바이어스 트랜지스터 및 상기 N형 바이어스 트랜지스터 간의 접점 노드에 연결되되, 상기 제 1 바이어스 전압은, 상기 N형 바이어스 트랜지스터의 게이트 단자에 인가되고, 상기 제 3 바이어스 전압은, 상기 P형 바이어스 트랜지스터의 게이트 단자에 인가되고, 상기 N-웰 바이어스 전압은, 상기 P형 바이어스 트랜지스터의 바디 단자에 연결되는 것일 수 있다.
도 9는 본 명세서에 개시된 제 3 실시예에 따른 바이어스 전압 생성기를 나타내는 예시도이다.
본 명세서에 개시된 제 3 실시예에 따른 바이어스 전압 생성기(100''')는 도 8의 개시된 구성에 추가적으로 도 9에 개시된 회로 구성을 더 포함할 수 있다.
도 9를 참조하면, 상기 바이어스 전압 생성기(100''')는 제 4 스위칭 소자(MP1) 및 제 5 스위칭 소자(MP3)를 더 포함할 수 있다.
제 3 실시예에 따르면, 상기 바이어스 전압 생성기(100''')는 상기 제 1 바이어스(bias1) 전압, 상기 제 2 바이어스(bias2) 전압, 상기 제 4 스위칭 소자(MP1) 및 제 5 스위칭 소자(MP2)를 근거로 버퍼 회로에 제공하는 적어도 하나의 바이어스 전압 중 제 3 바이어스(bias3) 전압을 더 생성할 수 있다.
도 9에 있어서 상기 바이어스 전압 생성기(100''')의 동작을 구체적으로 살펴보면, 제 1 전원(VDD18) 및 제 2 전원(VDD33)이 모두 활성화된 경우, 상기 제 2 바이어스(bias2) 전압을 근거로 상기 제 4 스위칭 소자(MP1)가 턴-온되어 상기 제 1 바이어스(bias) 전압이 상기 제 3 바이어스(bias3) 전압으로 생성될 수 있다.
또한, 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화되지 않은 경우, 상기 제 2 바이어스(bias2) 전압을 근거로 상기 제 5 스위칭 소자(MP2)가 턴-온되어 상기 패드(P100)에 인가되는 패드 전압이 상기 제 3 바이어스(bias3) 전압으로 생성될 수 있다.
또한, 제 3 실시예에 따르면, 상기 바이어스 전압 생성기(100''')는 제 6 스위칭 소자(MP6) 및 제 7 스위칭 소자(MP3)를 포함할 수 있다.
제 3 실시예에 따른 바이어스 전압 생성기(100''')는 상기 제 1 바이어스(bias1) 전압, 상기 제 2 바이어스(bias2) 전압, 상기 제 6 스위칭 소자(MP6) 및 제 7 스위칭 소자(MP3)를 근거로 버퍼 회로에 제공하는 적어도 하나의 바이어스 전압 중 N-웰 바이어스(NWBIAS) 전압을 더 생성할 수 있다.
도 9에 있어서 상기 바이어스 전압 생성기(100''')의 동작을 구체적으로 살펴보면, 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화된 경우, 상기 제 3 바이어스(bias3) 전압이 상기 제 1 전원에 해당하는 전압이 되는바 상기 제 6 스위칭 소자(MP6)가 턴-온되어 상기 제 2 전원(VDD33)에 해당하는 전압(예를 들어, 3.3V)이 상기 N-웰 바이어스 전압(NWBIAS)으로 생성될 수 있다.
또한, 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화되지 않은 경우, 상기 제 2 바이어스(bias2) 전압(예를 들어, 상기 제 1 바이어스 전압인 설계전압인 1.8V)을 근거로 상기 제 7 스위칭 소자(MP3)가 턴-온되어 상기 패드(P100)에 인가되는 패드 전압(또는 상기 제 3 바이어스 전압)이 상기 N-웰 바이어스 전압(NWBIAS)으로 생성되는 것일 수 있다.
여기서, 트랜지스터 MP4 및 MP5에 있어서, NWBIAS는 드레인과 벌크(또는 바디)의 junction diode가 turn on 되는 것을 방지 하기 위한 목적일 수 있다.
또한, 트랜지스터 M6는 전원이 모두 인가된 경우, MP4의 드레인 전압을 제 1 바이어스 전압으로 고정시키기 위한 역할을 할 수 있다.
도 10은 본 명세서에 개시된 제 3 실시예에 따른 버퍼 회로를 나타내는 회로도이다.
도 10을 참조하면, 본 명세서에 개시된 제 3 실시예에 따른 버퍼 회로(200')는, 풀-업 스위칭 소자(MPU), 풀-다운 스위칭 소자(MDN) 및 상기 풀-업 스위칭 소자(MPU), 풀-다운 스위칭 소자(MDN) 사이에 연결되는 P형 바이어스 트랜지스터(Mbias3) 및 N형 바이어스 트랜지스터(Mbias1)를 포함할 수 있다.
또한, 상기 P형 바이어스 트랜지스터(Mbias3)의 소스 단자는, 상기 풀-업 스위칭 소자(MPU)의 드레인 단자와 연결되고, 상기 N형 바이어스 트랜지스터(Mbias1)의 소스 단자는, 상기 풀-다운 스위칭 소자(MDN)의 드레인 단자와 연결될 수 있다.
상기 패드(P100)는 상기 P형 바이어스 트랜지스터(Mbias3) 및 상기 N형 바이어스 트랜지스터(Mbias1) 간의 접점 노드에 연결되되, 상기 제 1 바이어스(bias1) 전압은, 상기 N형 바이어스 트랜지스터(Mbias1)의 게이트 단자에 인가될 수 있다.
또한, 상기 제 3 바이어스(bias3) 전압은, 상기 P형 바이어스 트랜지스터(Mbias3)의 게이트 단자에 인가되고, 상기 N-웰 바이어스 전압(NWBIAS)은, 상기 P형 바이어스 트랜지스터(Mbias3)의 바디 단자(또는 벌크 단자)에 연결되는 것일 수 있다.
도 10에 개시된 버퍼 회로의 동작은 도 6에 개시된 버퍼 회로와 유사한 바 생략하기로 한다.
제 4 실시예 - 구체적인 바이어스 전압의 활용 예
이하에서는 도 11 및 도 12를 참조하여 본 명세서에 개시된 제 4 실시예에 따른 구체적인 바이어스 전압의 활용예에 대해 살펴본다.
본 명세서에 개시된 제 4 실시예는 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 제 4 실시예의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
도 11은 본 명세서에 개시된 제 4 실시예에 따른 바이어스 전압 생성기의 전체 회로도를 나타낸다.
도 11을 참조하면, 제 2 실시예에 따른 제 1 바이어스 전압 및 제 2 바이어스 전압을 생성하는 부분은 패드(P100) 하단에 연결된 회로에 해당하며, 제 3 실시예에 따른 제 3 바이어스 및 N-웰 바이어스 전압을 생성하는 부분은 패드(P100) 상단에 연결된 회로에 해당할 수 있다.
전술한 바와 같이, 제 1 바이어스(bias1) 전압은 전원이 있는 상태에서 제 1 전원에 해당하는 전압(예를 들어, 1.8V)을 가지고 전원이 없는 상태에서 패드(P100)에 해당하는 전압과 같은 전압 level을 유지할 수 있다.
상기 패드(P100)에 해당하는 전압은 특정 전압 레벨(예를 들어, 설계 전압인 '0.3*패드 전압 + Vth(M1))에서 고정될 수 있다.
제 2 바이어스(Bias2) 전압은 전원이 인가되지 않은 경우 상기 제 1 바이어스(bias1) 전압과 동일한 전압이 될 수 있고, 전원이 있는 경우 IO 전압(예를 들어, 제 2 전원에 해당하는 전압인 3.3V)가 될 수 있다.
제 3 바이어스(Bias3) 전압은 전원이 없는 경우 전압에 제한이 없이 상기 패드(P100)에 해당하는 전압을 그대로 따라가게 되며, 전원이 있는 경우 제 1 전원에 해당하는 전압(예를 들어, 1.8V)를 유지할 수 있다.
NWBIAS는 전원이 없는 경우 상기 제 3 바이어스(bias3) 전압과 같은 전압이 걸리고 전원이 인가된 경우 가장 높은 전원(예를 들어, 제 2 전원에 해당하는 전압인 3.3V)을 유지할 수 있으며 풀-업 경로 드라이버 트랜지스터(pull up path driver TR, 예를 들어, 아래의 도 12의 풀-업 경로에 존재하는 p형 MOS 트랜지스터들)에서 발생할 수 있는 reverse leakage current를 방지 할 수 있다.
도 12는 본 명세서에 개시된 제 4 실시예에 따른 바이어스 전압 생성기에 의해 생성된 바이어스 전압들을 사용하는 버퍼회로(200)를 나타낸다.
도 12를 참조하면, 패드(P100)를 통한 입출력(I/O) 신호 레벨은 0V/3.3V일 수 있으며 각 트랜지스터(TR)의 허용 전압(또는 소자 마진 전압)은 2V일 수 있다.
출력 드라이버(또는 버퍼회로, 200)는, 도 12에서와 같이, 풀-업(pull-up) 경로(LPU100) 및 풀-다운(pull-down) 경로(LDN100)로 나뉠 수 있다.
페일-세이프(fail-safe) 모드인 경우, 풀-업 경로로 leakage가 흐르는 것을 방지하기 위하여 PU 신호를 적절히 open/short 할 수 있는 스위치(예를 들어, TG200)로 구성된다.
이러한 스위치 역시 전원이 없는 상태에서 허용치 이상의 전압이 인가되지 않아야 하므로 바이어스 전압 생성기(bias generator, 100)에서는 총 4가지의 바이어스(제 1 바이어스, 제 2 바이어스, 제 3 바이어스 및 NWBIAS)를 만들어 줄 수 있다.
구체적으로는, 풀-업 경로에 존재하는 제 1 트랜스미션 게이트(Transmission gate, TG100)는 전원 인가여부에 따른 풀-업 경로의 활성화 역할을 할 수 있다.
또한, 제 2 트랜스미션 게이트(TG200)는 상기 제 1 전원 및 상기 제 2 전원 중 적어도 하나가 인가되지 않는 모드인 페일-세이프(Fail-Safe) 모드에서 패드의 이상 전압(또는 전류)가 풀-업 경로로 전파되는 것을 방지하는 역할을 할 수 있다.
상기 제 2 트랜스미션 게이트(TG200)는 제 2 전원(VDD33) 및 트랜스미션 게이팅 회로(CR100)에 의해 구동될 수 있다.
스위칭 소자 SWP1은 페일-세이프 모드시 풀-업 스위칭 소자(MPU)의 게이트 전압을 상기 제 1 바이어스 전압(예를 들어, 설계전압인 1.8V)로 유지시켜 과전압(예를 들어, 소자 마진인 2V이상)이 걸리지 않도록 하는 역할을 할 수 있다.
스위칭 소자 SWP2는 페일-세이프 모드시 P형 바이어스 트랜지스터(Mbias3)의 드레인 전압을 제 1 바이어스 전압(예를 들어, 설계전압인 1.8V)으로 유지시켜주는 역할을 할 수 있다.
동작 모드 별 바이어스 전압 생성기 및 버퍼 회로의 동작
이하에서는 도 13 및 도 16을 참조하여 동작 모드 별 바이어스 전압 생성기 및 버퍼 회로의 동작에 대해 상술한다.
이하에서 기술하는 동작 모드는 제 1 전원(VDD18) 및 제 2 전원(VDD33)이 모두 인가되는 동작 모드인 노멀 모드(normal mode), 상기 제 1 전원(VDD18)이 인가되고 상기 제 2 전원(VDD33)이 인가되지 않는 제 1 페일-세이프 모드(fail safe mode 1) 및 상기 제 1 전원(VDD18)과 제 2 전원(VDD33)이 모두 인가되지 않는 모드인 제 2 페일-세이프 모드(fail safe mode 2)를 포함할 수 있다.
또한, 이하에서는 설명의 편의를 위해 상기 제 1 전원(VDD18)에 해당하는 전압은 1.8V, 상기 제 2 전원(VDD33)에 해당하는 전압은 3.3V이고, 상기 설계 전압이 1.8V(제 1 스위칭 소자(M1)의 문턱 전압이 0.7V인 경우)인 경우를 가정한다.
도 13은 노멀 모드인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 13을 참조하면, 노멀 모드에서 VDD33에 3.3V VDD18 노드에 1.8V의 전원이 인가되어 있는 상황에서는 bias generation 회로(또는 바이어스 전압 생성기, 100)의 전원과 연결되어 동작하는 스위치들(M2, M3)이 동작하여 제 1 바이어스(bias1)와 제 3 바이어스(bias3)가 1.8V로 생성될 수 있다.
또한, NWBIAS를 3.3V로 생성하여, 도 13의 우측 driver 회로(또는 버퍼 회로,200)의 패드에 0~3.3V의 어떠한 전압이 발생하더라도 상기 패드와 연결된 트랜지스터들에 2V 이상의 overstress(또는 과전압)가 발생하는 것이 억제될 수 있다.
동시에 풀-업(PU)과 드라이버(driver)의 전원(예를 들어, 제 2 전원인 3.3V)과 연결된 MOS의 gate와 PU node를 연결하는 2개의 transmission gate switch(예를 들어, 상기 TG100 및 TG200)들은 턴-온되어 pre driver에서 data에 따라 발생된 data 신호를 driver에 전달하도록 연결될 수 있다.
도 14는 제 1 페일-세이프 모드인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 14를 참조하면, VDD33(또는 제 2 전원)가 0V이고 VDD18(또는 제 1 전원)이 1.8V인 fail safe mode1 동작일 경우의 각 노드의 전압을 확인할 수 있다.
VDD18 전원(또는 제 1 전원)만 존재하는 경우 버퍼 회로는 Data를 입출력하는 정상적인 동작을 수행할 수 없으며, VDD33의 전원이 0V이기 때문에 패드(pad) 전압이 3.3V로 인가되는 상황에서 전원이 모두 없는 것 같이 마찬가지로 fail safe동작을 하여야 할 수 있다.
Bias generation 회로(또는 바이어스 전압 생성기)의 동작을 살펴보면, VDD18, VDD33에 연결되어 동작하는 스위칭 소자(switch)들은 모두 off 되며 패드(PAD)에 의존적인 전압을 생성하는 모드가 될 수 있다.
상기 패드에 해당하는 전압이 3.3V인 경우, 먼저 bias1 노드는 clamp동작을 수행하는 pmos(예를 들어, M1)에 의해 1.8V(예를 들어, 설계 전압) 이상의 전압을 가질 수 없도록 된다.
또한 bias3와 NWBIAS를 생성하는데 필요한 bias2도 bias1과 마찬가지로 1.8V이상에서 clamping될 수 있다.
bias2는 bias generator의 위쪽 회로의 bias3와 NWBIAS를 만드는 회로에 사용될 수 있다.
Bias1과 bias2가 1.8V가 되면 pad로부터 NWBIAS로 연결되는 경로(path)와 패드로부터 bias3로 연결되는 경로가 연결되어 NWBIAS와 bias3 모두 패드 전압과 같은 전압을 가질 수 있다.
이 두 전압은 드라이버의 풀-업 경로(pull up path)에 인가되어 상기 패드로부터 VDD33까지의 경로를 차단시켜 leakage가 흐르는 것을 방지할 수 있다.
또한, 상기 패드와 NWBIAS에 reverse 전압이 만들어지는 것을 방지하여 PMOS의 bulk 와 channel의 junction diode가 turn on 되는 것을 방지하여 줄 수 있다.
도 15는 제 2 페일-세이프 모드(fail safe mode2)인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 15의 경우 VDD33과 VDD18 모두 0V로 제 2 페일-세이프 모드 동작을 하며 동작은 도 14와 유사하므로 자세한 설명은 생략하기로 한다.
도 16은 각 동작 모드 별 바이어스 전압들의 모의 실험결과를 나타내는 예시도이다.
도 16을 참조하면, 제 1 페일-세이프 모드, 제 2 페일-세이프 모드 및 노멀 모드 별 4 개의 바이어스 전압(VBIAS1, VBIAS2, VBIAS3 및 NWBIAS)들의 파형을 확인할 수 있다.
상술한 바와 같이, 본 명세서에 개시된 기술에 따르면, 전원이 인가되지 않는 페일-세이프(Fail-safe) 모드에서 버퍼 회로에 제공되는 바이어스(bias) 전압을 짧은 시간 안에 안정하게 제한하는 회로를 추가하여 고속의 신호가 인가된 상황에서 칩 내부의 입출력 회로를 안전하게 보호할 수 있는 이점이 있다.
또한, 입출력 회로의 fail-safe 동작 속도를 증가시킴과 동시에 이 입출력 버퍼를 사용하는 시스템의 신호 전달 속도를 증가시킬 수 있는 이점이 있다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기에 있어서,
    상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부; 및
    상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되,
    상기 제 1 바이어스 전압은,
    상기 기준 전압에 설정 전압이 더해진 전압인 것인 바이어스 전압 생성기.
  2. 제1항에 있어서, 상기 바이어스 생성부는,
    제 1 저항, 제 1 스위칭 소자를 포함하고,
    상기 제 1 저항은,
    상기 패드 및 상기 제 1 바이어스 전압을 출력하는 제 1 출력 노드 사이에 연결되고,
    상기 제 1 스위칭 소자는,
    상기 제 1 출력 노드 및 접지 노드 사이에 연결되고,
    상기 기준 전압은,
    상기 제 1 스위칭 소자의 게이트 단자에 인가되는 것인 바이어스 전압 생성기.
  3. 제2항에 있어서, 상기 제 1 스위칭 소자는,
    p형 MOS 트랜지스터이고,
    상기 설정 전압은,
    상기 제 1 스위칭 소자에 해당하는 임계 전압(threshold voltage)인 것인 바이어스 전압 생성기.
  4. 제1항에 있어서, 상기 기준 전압 생성부는,
    상기 패드 전압 및 접지 노드에 해당하는 접지 전압 간의 전압 분배를 근거로 상기 기준 전압을 생성하는 것인 바이어스 전압 생성기.
  5. 제4항에 있어서, 상기 기준 전압 생성부는,
    제 2 저항 및 제 3 저항을 포함하고,
    상기 전압 분배는,
    상기 제 2 저항 및 상기 제 3 저항을 근거로 이루어지는 것인 바이어스 전압 생성기.
  6. 제5항에 있어서, 상기 제 2 저항은,
    상기 패드 및 기준 노드 사이에 연결되고,
    상기 제 3 저항은,
    상기 기준 노드 및 상기 접지 노드 사이에 연결되되,
    상기 기준 전압은,
    상기 기준 노드에 해당하는 전압인 것인 바이어스 전압 생성기.
  7. 제1항에 있어서, 상기 버퍼 회로는,
    풀-업 스위칭 소자, 풀-다운 스위칭 소자 및 상기 풀-업 스위칭 소자 및 풀-다운 스위칭 소자 사이에 연결되는 N형 바이어스 트랜지스터를 포함하고,
    상기 패드는 상기 풀-업 스위칭 소자 및 상기 N형 바이어스 트랜지스터 간의 접점 노드에 연결되고,
    상기 제 1 바이어스 전압은,
    상기 N형 바이어스 트랜지스터의 게이트 단자에 인가되는 것인 바이어스 전압 생성기.
  8. 제1항에 있어서, 상기 바이어스 전압 생성기는,
    제 1 전원 및 제 2 전원을 인가 받고,
    상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우,
    상기 제 1 전원에 해당하는 전압을 상기 제 1 바이어스 전압으로 출력하고,
    상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우,
    상기 기준 전압에 상기 설정 전압이 더해진 전압을 상기 제 1 바이어스 전압으로 출력하되,
    상기 제 2 전원에 해당하는 전압은 상기 제 1 전원에 해당하는 전압보다 큰 것인 바이어스 전압 생성기.
  9. 제8항에 있어서, 상기 제 1 전원에 해당하는 전압은,
    1.8V이고,
    상기 제 2 전원에 해당하는 전압은,
    3.3V인 것인 바이어스 전압 생성기.
  10. 제8항에 있어서, 상기 바이어스 생성부는,
    제 2 스위칭 소자를 더 포함하되,
    상기 제 2 스위칭 소자의 소스 단자는,
    상기 제 1 전원이 인가되고,
    상기 제 2 스위칭 소자의 게이트 단자는,
    상기 제 2 전원이 인가되고,
    상기 제 2 스위칭 소자의 드레인 단자는,
    상기 제 1 바이어스를 출력하는 노드에 연결되는 것인 바이어스 전압 생성기.
  11. 제8항에 있어서, 상기 기준 전압 생성부는,
    상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우,
    상기 제 1 전원에 해당하는 전압을 기준 전압으로 생성하고,
    상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우,
    상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 것인 바이어스 전압 생성기.
  12. 제11항에 있어서, 상기 기준 전압 생성부는,
    제 3 스위칭 소자를 더 포함하되,
    상기 제 3 스위칭 소자의 소스 단자는,
    상기 제 1 전원이 인가되고,
    상기 제 3 스위칭 소자의 게이트 단자는,
    상기 제 2 전원이 인가되고,
    상기 제 3 스위칭 소자의 드레인 단자는,
    상기 기준 전압을 출력하는 노드에 연결되는 것인 바이어스 전압 생성기.
  13. 제8항에 있어서, 상기 바이어스 생성부는,
    제 2 바이어스 전압을 생성하되,
    상기 제 2 바이어스 전압은,
    상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우,
    상기 제 2 전원에 해당하는 전압이 되고,
    상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우,
    상기 제 1 바이어스 전압과 동일한 전압이 되는 것인 바이어스 전압 생성기.
  14. 제13항에 있어서,
    제 4 스위칭 소자 및 제 5 스위칭 소자를 포함하고,
    상기 적어도 하나의 바이어스 전압 중 제 3 바이어스 전압을 생성하되,
    상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우,
    상기 제 2 바이어스 전압을 근거로 상기 제 4 스위칭 소자가 턴-온되어 상기 제 1 바이어스 전압이 상기 제 3 바이어스 전압으로 생성되고,
    상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우,
    상기 제 2 바이어스 전압을 근거로 상기 제 5 스위칭 소자가 턴-온되어 상기 패드에 인가되는 패드 전압이 상기 제 3 바이어스 전압으로 생성되는 것인 바이어스 전압 생성기.
  15. 제14항에 있어서,
    제 6 스위칭 소자 및 제 7 스위칭 소자를 더 포함하고,
    상기 적어도 하나의 바이어스 전압 중 N-웰 바이어스 전압을 생성하되,
    상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우,
    상기 제 3 바이어스 전압을 근거로 상기 제 6 스위칭 소자가 턴-온되어 상기 제 2 전원에 해당하는 전압이 상기 N-웰 바이어스 전압으로 생성되고,
    상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우,
    상기 제 2 바이어스 전압을 근거로 상기 제 7 스위칭 소자가 턴-온되어 상기 패드에 인가되는 패드 전압이 상기 N-웰 바이어스 전압으로 생성되는 것인 바이어스 전압 생성기.
  16. 제15항에 있어서, 상기 버퍼 회로는,
    풀-업 스위칭 소자, 풀-다운 스위칭 소자 및 상기 풀-업 스위칭 소자, 풀-다운 스위칭 소자 사이에 연결되는 P형 바이어스 트랜지스터 및 N형 바이어스 트랜지스터를 포함하고,
    상기 P형 바이어스 트랜지스터의 소스 단자는,
    상기 풀-업 스위칭 소자의 드레인 단자와 연결되고,
    상기 N형 바이어스 트랜지스터의 소스 단자는,
    상기 풀-다운 스위칭 소자의 드레인 단자와 연결되고,
    상기 패드는 상기 P형 바이어스 트랜지스터 및 상기 N형 바이어스 트랜지스터 간의 접점 노드에 연결되되,
    상기 제 1 바이어스 전압은,
    상기 N형 바이어스 트랜지스터의 게이트 단자에 인가되고,
    상기 제 3 바이어스 전압은,
    상기 P형 바이어스 트랜지스터의 게이트 단자에 인가되고,
    상기 N-웰 바이어스 전압은,
    상기 P형 바이어스 트랜지스터의 바디 단자에 연결되는 것인 바이어스 전압 생성기.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102320544B1 (ko) * 2015-07-10 2021-11-03 에스케이하이닉스 주식회사 레벨 쉬프터
TWI690157B (zh) * 2019-05-21 2020-04-01 智原科技股份有限公司 輸入輸出電路及其自偏壓電路
US11355927B2 (en) * 2020-07-22 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Device and method for operating the same
US11289472B2 (en) * 2020-07-30 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with electrostatic discharge protection

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042996A (ja) * 2006-08-02 2008-02-21 Tamura Seisakusho Co Ltd 保護回路およびスイッチング電源装置
JP2008134687A (ja) * 2006-11-27 2008-06-12 Rohm Co Ltd 電圧生成回路
KR20090126812A (ko) * 2008-06-05 2009-12-09 삼성전자주식회사 기준 전압 발생 장치 및 방법
US20100148797A1 (en) * 2008-12-14 2010-06-17 Ming-Dou Ker Esd detection circuit and related method thereof
US20120049939A1 (en) * 2009-06-02 2012-03-01 Panasonic Corporation Input/output circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3802239B2 (ja) * 1998-08-17 2006-07-26 株式会社東芝 半導体集積回路
JP2002526934A (ja) * 1998-09-25 2002-08-20 インフィネオン テヒノロギーズ アーゲー 集積回路の保護回路
JP5318676B2 (ja) * 2009-06-25 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042996A (ja) * 2006-08-02 2008-02-21 Tamura Seisakusho Co Ltd 保護回路およびスイッチング電源装置
JP2008134687A (ja) * 2006-11-27 2008-06-12 Rohm Co Ltd 電圧生成回路
KR20090126812A (ko) * 2008-06-05 2009-12-09 삼성전자주식회사 기준 전압 발생 장치 및 방법
US20100148797A1 (en) * 2008-12-14 2010-06-17 Ming-Dou Ker Esd detection circuit and related method thereof
US20120049939A1 (en) * 2009-06-02 2012-03-01 Panasonic Corporation Input/output circuit

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