TW201431290A

TW201431290A - 輸出緩衝器

Info

Publication number: TW201431290A
Application number: TW102113724A
Authority: TW
Inventors: Yeong-Sheng Lee
Original assignee: Via Tech Inc
Priority date: 2013-01-21
Filing date: 2013-04-18
Publication date: 2014-08-01
Also published as: US9018986B2; CN103269217B; TWI528718B; CN103269217A; US20140203865A1

Abstract

一種輸出緩衝器，其耦接用來提供第一供應電壓的第一電壓源，且根據輸入信號於輸出端產生輸出信號。此輸出緩衝器包括第一與第二電晶體及自偏壓電路。第一電晶體具有控制電極、耦接輸出端的輸入電極、及輸出電極。第二電晶體具有控制電極、耦接第一電晶體之輸出電極的輸入電極、及耦接參考電壓的輸出電極。自偏壓電路耦接輸出端及第一電晶體的控制電極。當輸出緩衝器沒有接受第一供電電壓時，自偏壓電路根據輸出信號來提供第一偏壓至第一電晶體的控制電極，以將第一電晶體的控制電極與輸入和輸出電極之間的複數電壓差減少至低於預設電壓。

Description

輸出緩衝器

本發明係有關於一種輸出緩衝器，特別是有關於一種具有高電壓容忍度的輸出緩衝器。

在現今高階的互補式金氧半(Complementary Metal-Oxide-Semiconductor，CMOS)製程(例如28nm製程)中，與先前的製程(例如40nm製程)比較起來，MOS電晶體的閘極氧化層崩潰電壓(break-down voltage)以及擊穿電壓(punch-through voltage)較低。高電壓元件無法以高階製程來製造。舉例來說，3.3V元件無法以28nm製程來製造。然而，一些不是以高階製程來製造的周遭元件或其他積體電路可能仍操作在高電壓下，例如3.3V或2.5V。由這些周遭元件或其他積體電路所產生的信號可能具有高電壓位準。當以28nm製程來製造的MOS電晶體接收這些信號時，MOS電晶體可能會被高電壓位準所損壞。舉例來說，在電晶體的閘極與源極/汲極之間的高電壓差(即具有較大值的Vgs或Vgd)可導致閘極氧化層崩潰，且在MOS電晶體的源極與汲極之間的高電壓差(即具有較大值的Vds)可導致擊穿。因此，避免MOS電晶體的電壓Vgs、Vgd、與Vds超過特定限值是很重要的。對於以28nm製程來製造的MOS電晶體而言，電壓Vgs、Vgd、與Vds應維持低於大約 1.8V以避免上述損壞。

因此，期望提供一種具有高電壓容忍度的輸出緩衝器，其能避免輸出緩衝器的MOS電晶體受到具有高電壓位準的外部信號的損壞。

本發明提供一種輸出緩衝器。此輸出緩衝器耦接用來提供第一供應電壓的第一電壓源，且根據輸入信號於輸出端產生輸出信號。此輸出緩衝器包括第一電晶體、第二電晶體、以及自偏壓電路。第一電晶體具有控制電極、耦接輸出端的輸入電極、以及輸出電極。第二電晶體具有控制電極、耦接第一電晶體之輸出電極的輸入電極、以及耦接參考電壓的輸出電極。自偏壓電路耦接輸出端以及第一電晶體的控制電極。當輸出緩衝器沒有接受第一供電電壓時，自偏壓電路根據輸出信號來提供第一偏壓至第一電晶體的控制電極，以將第一電晶體的控制電極與輸入和輸出電極之間的複數電壓差減少至低於預設電壓。

本發明另提供一種輸出緩衝器。此輸出緩衝器耦接用來提供第一供應電壓的第一電壓源，且根據輸入信號於輸出端產生輸出信號。此輸出緩衝器包括第一電晶體、第二電晶體、第一二極體、第三電晶體、第四電晶體、以及自偏壓電路。第一電晶體具有控制電極、耦接第一電壓源的輸入電極、以及輸出電極。第二電晶體具有控制電極、耦接第一電晶體之輸出電極的輸入電極、以及輸出電極。第一二極體具有耦接第二電晶體之輸出電極的陽極以及耦接輸出端的陰極。第三電晶體具有控制電極、耦接輸出端的輸入電極、以及輸出電極。第四電晶體具有控制電極、耦接第一電晶體之輸出電極的輸入電極、以及耦接參考電壓的輸出電極。自偏壓電路耦接輸出端以及第三電晶體的控制電極。當輸出緩衝器沒有接受第一供電電壓時，自偏壓電路根據輸出信號來提供第一偏壓至該第三電晶體的控制電極，以將第三電晶體的控制電極與輸入和輸出電極之間的複數電壓差減少至低於預設電壓。第一電晶體以及第二電晶體的控制電極根據輸入信號而受控制。

1‧‧‧輸出緩衝器

2‧‧‧輸入緩衝器

10‧‧‧自偏壓電路

11‧‧‧偏壓供應電路

12‧‧‧驅動電路

D1、D1a‧‧‧二極體

GND‧‧‧參考電壓

INT‧‧‧反向器

M1…M8‧‧‧MOS電晶體

M1a、M2a、M3a‧‧‧MOS電晶體

Ma、Mb、Mc‧‧‧MOS電晶體

N10…N15‧‧‧節點

V11‧‧‧偏壓

VI‧‧‧輸入信號

VO‧‧‧輸出信號

VDD、VPP‧‧‧電壓源

Vpp‧‧‧供應電壓

Tout‧‧‧輸出端

第1A圖表示根據本發明一實施例的在一輸出端上的輸入/輸出緩衝器。

第1B圖表示根據本發明一實施例的輸出緩衝器。

第2圖表示根據本發明另一實施例的輸出緩衝器。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。

在具有多個子系統的大型電子系統中，例如電腦系統，一般具有多個電源位準。這些子系統，例如在此系統內的積體電路(integrate circuit，IC)以及晶片，通常需要不同的電源電壓。因此，為了保護子系統被這些不同的電源電壓所損壞，在這些子系統之間一般會提供輸入/輸出緩衝器電路。在具有配置在第一晶片上的第一電路、配置在第二晶片上的第二電路、以及耦接在第一與第二電路之間的輸入/輸出緩衝器電路的系統中，第一電路的電源供應的電壓位準(以VDD來表示)可能低於第二電路的電源供應的電壓位準(VPP來表示)。例如，第一電路可操作在1.8伏(V)或2.5V的電源位準(VDD)，而第二電路可操作在3.3V或5V的電源位準(VPP)。當緩衝器接收來自第一電路的信號且輸出信號至第二電路時，輸入/輸出緩衝器電路操作在傳輸模式下；且當緩衝器接收來自第二電路的信號且輸出信號回第一電路時，輸入/輸出緩衝器電路操作在接收模式下。然而，當輸入/輸出緩衝器電路接收來自具有較高電壓的電路的信號時，可能會發生一些問題。這些問題，例如閘極氧化層崩潰或擊穿，在使用進階製程(例如28nm製程)的IC中會更加嚴重。

第1A圖係表示根據本發明實施例在一輸出端Tout上的輸入/輸出緩衝器。參閱第1A圖，輸入/輸出緩衝器包括輸出緩衝器1以及輸入緩衝器2。當輸入/輸出緩衝器接收來自第一電路的信號且在輸出端Tout上輸出信號至第二電路時，輸出緩衝器1負責傳輸模式的操作，且當輸入/輸出緩衝器接收在輸出端Tout上來自第二電路的信號且輸出信號回第一電路時，輸入緩衝器2負責接收模式的操作。在第1A圖的實施例中，輸出緩衝器1接收輸入信號VI，且根據輸入信號VI而言輸出端Tout產生輸出信號VO。參閱第1B圖，輸出緩衝器1包括金氧半(Metal-Oxide-Semiconductor，MOS)電晶體M1~M4、二極體D1、反向器I、自偏壓電路10、偏移提供電路11、以及驅動電路12。MOS電晶體M1~M4的每一者具有控制電極、輸入電極、以及輸出電極。在此實施例中，MOS電晶體M1與M2係以P型MOS(PMOS)電晶體來實施，且PMOS電晶體的閘極、源極、以及汲極分別作為MOS電晶體M1與M2每一者的控制電極、輸入電極、以及輸出電極。此外，在此實施例中，MOS電晶體M3與M4係以N型MOS(NMOS)電晶體來實施，且NMOS電晶體的閘極、汲極、以及源極分別作為MOS電晶體M3與M4每一者的控制電極、輸入電極、以及輸出電極。PMOS電晶體M1的閘極耦接驅動電路12，其源極耦接電壓源VPP，且其汲極耦接共同節點N10。PMOS電晶體M2之閘極耦接驅動電路12，且其源極耦接PMOS電晶體M1的汲極於共同節點N101。二極體D1的陽極耦接PMOS電晶體M2的汲極，且其陰極耦接輸出端Tout。驅動電路12可根據輸入信號VI來可控制PMOS電晶體M1與M2。根據PMOS電晶體M1與M2的連接架構，PMOS電晶體M1與M2串接於電壓源VPP與輸出端Tout之間。在此處係以兩階串接為例，但是串接階數並不以此為限。NMOS電晶體M3的閘極耦接自偏壓電路10以及偏壓供應電路11於節點N11，其汲極耦接輸出端Tout，且其源極耦接共同節點N12。反向器INT的輸入端接收輸入信號VI。NMOS電晶體M4的閘極耦接反向器INT的輸出端，其汲極耦接NMOS電晶體M3的源極於共同節點N12，且其源極耦接參考電壓GND(例如0V)。因此，NMOS電晶體M4可由輸入信號VI來控制。根據NMOS電晶體M3與M4的連接架構，NMOS電晶體M3與M4串接於輸出端Tout與參考電壓GND之間。電晶體M1~M4形成互補式金氧半(Complementary Metal-Oxide-Semiconductor，CMOS)架構。在此實施例中，電晶體M1~M4係以進階CMOS製程(例如28nm)來製造。偏壓供應電路11以及驅動電路12可接收來自電壓源VPP的電壓來進行操作，且自偏壓電路10可不需接收來自任何電壓源的電壓來進行操作。

參閱第1B圖，電壓源VPP提供供應電壓vpp給輸出緩衝器1，以驅動被傳送至外部高電壓電路或積體電路的輸出信號VO。在此實施例中，依據供應電壓vpp的位準，輸出緩衝器1可操作在一般模式(normal mode)或省電模式(power-down mode)。當供應電壓vpp處於電源開啟位準(例如3.3V)時，輸出緩衝器1操作在一般模式。當供應電壓vpp處於電源關閉位準(例如0V)時，輸出緩衝器1則操作在省電模式。在一般模式期間，輸出信號VO根據輸入信號VI而在高位準(例如3.3V)與低位準(例如0V)之間切換。輸出信號VO根據具有邏輯值“1”的輸入信號VI而處於高位準，且根據具有邏輯值“0”的輸入信號VI而處於低位準。自偏壓電路10以及偏壓供應電路11係規劃為在一般模式期間中，節點N11上的偏壓V11係由偏壓供應電路11來控制，而來自偏壓電路10的影響可忽略不計；而在省電模式期間中，節點N11上的偏壓V11係由自偏壓電路10來控制，而偏壓供應電路11可不作用。

在一般模式期間中，當輸入信號VI具有邏輯值“1”時，驅動電路12可控制PMOS電晶體M1與M2導通，而NMOS電晶體M4關閉。因此，輸出信號VO處於高位準，例如3.3V，且由於在NMOS電晶體M3與M4中的平均分壓，使得在介於NMOS電經體M3與M4之間的共同節點N12上的電壓大約等於1.65V。如此一來，介於NMOS電晶體M3與M4中每一者的汲極與源極之間的電壓差(汲-源極電壓，Vds=3.3V-1.65V=1.65V)，低於28nm製程所製造的元件的一預設電壓限值，例如1.8V(在此例子中，對於28nm而言，汲-源極擊穿電壓可以是1.8V)。此外，偏壓供應電路11根據電壓源VPP而提供指定偏壓V11至NMOS電晶體M3的閘極(即節點N11)。由於指定偏壓V11，介於NMOS電晶體M3的閘極與汲/源極之間的電壓差(閘-汲極電壓Vgd以及閘-源極電壓Vgs)受到控制而低於一預設電壓，例如1.8V，以避免NMOS電晶體M3發生閘極氧化層崩潰。此時，NMOS電晶體的閘極處於低位準，例如0V。因此，介於NMOS電晶體M4的閘極與汲/源極之間的電壓差(Vgd以及Vgs)也低於1.8V的預設電壓。需注意，上述介於兩電極之間的電壓差是指由較大電壓值減去較小電壓值以獲得電壓差，即是，在兩電極之間的電壓差的絕對值。此定義也用於後文，因此省略重複的說明。根據上述，當輸出信號VO在一般模式期間中處於高位準時，例如3.3V，NMOS電晶體M3與M4的大電壓差處於安全範圍，即是，低於關於閘極氧化層崩潰和擊穿的預設電壓限值，使得NMOS電晶體M3與M4不會受到由高位準的輸出信號VO與接地電壓之間造成的大電壓差所損壞。

此外，在一般模式中，當輸入信號VI具有邏輯值“0”時，驅動電路12可控制PMOS電晶體M1與M2關閉，而NMOS電晶體M4可導通。因此，輸出信號VO處於低位準，例如0V，且對於3.3V的電壓源VPP的情況下，由於平均分壓，使得在介於串接PMOS電晶體M1與M2之間的共同節點N10上的電壓大約等於1.65V。如此一來，在PMOS電晶體M1與M2中每一者的汲極與源極之間的電壓差(Vds=3.3V-1.65V=1.65V)低於1.8V的預設電壓。根據上述，當輸出信號VO在一般模式期間處於0V的低位準時，PMOS電晶體M1與M2的大電壓差處於安全區域，使得PMOS電晶體M1與M2不會受到由電壓源VPP與低位準的輸出信號VO之間造成的大電壓差所損壞。在此實施例中，輸出信號VO具有從供電電壓vpp至參考電壓的電壓擺幅。

在省電模式期間，電壓源VPP不會提供供電電壓vpp至輸出緩衝器1。在一實施例中，於省電模式期間，電壓源VPP可處於一接地電壓(例如0V)。因此，輸出緩衝器1不會將輸出信號VO輸出至外部高電壓電路或積體電路。然而，由於輸入/輸出緩衝器尚可接收在輸出端Tout來自外部高電壓電路的信號，因此，輸出端Tout可被輸出緩衝器1的外部高電壓電路或積體電路驅動至處於高位準，例如3.3V。在此情況下，在介於串接NMOS電晶體M3與M4之間的共同節點N12上的電壓大約等於1.65V。如此一來，介於NMOS電晶體M3與M4中每一者的汲極與源極之間的電壓差(Vds=3.2V-1.65V=1.65V)低於1.8V的預設電壓。此外，雖然偏壓供應電路11不作用，但是自偏壓電路10可根據在輸出端Tout上的電壓且不接收任何電壓源的電壓，來提供偏壓V11至NMOS電晶體M3的閘極(即節點N11)。由於偏壓V11的提供，介於NMOS電晶體M3的閘極與汲/源極之間的電壓差(Vgd以及Vgs)受到控制而低於1.8V的預設電壓。

此外，由於二極體D1配置存在於PMOS電晶體M1與M2與輸出端Tout之間，二極體D1可保護PMOS電晶體M1與M2，以避免在省電模式期間中遭受到由具有可能的高位準電壓的輸出端Tout與可能為0V的電壓源VPP之間造成的大電壓差所導致的壓力(stress)。此外，二極體D1也阻擋了介於輸出端Tout與電壓源VPP之間的電流路徑。根據上述，當在省電模式期間中輸出端Tout處於高位準(例如3.3V)時，PMOS電晶體M1與M2不會遭受到大電壓差所導致的壓力，且NMOS電晶體M3與M4的大電壓差處於安全範圍，因此，PMOS電晶體M1與M2以及NMOS電晶體M3與M4不會被輸出端Tout上的高位準(例如3.3V)所損壞。此外，由於二極體D1的存在，在輸出端Tout與電壓源VPP(其可以處於接地電壓)之間不具有漏電流，這減少了功率消耗。

根據上述實施例，輸出緩衝器1具有高電壓容忍度。當在輸出端Tout與參考電壓GND之間以及介於輸出端Tout與電壓源VPP之間具有大電壓差時，PMOS電晶體M1與M2以及NMOS電晶體M3與M4不會受到損壞，且根據元件的製程，PMOS電晶體M1與M2以及NMOS電晶體M3與M4的電壓差可維持在低於預設電壓限值。

第2圖係表示自偏壓電路10、偏壓供應電路11、以及驅動電路12的詳細電路架構。在一般模式以及省電模式期間電晶體M3的閘極的偏壓供應，將會參閱第2圖之自偏壓電路10以及偏壓供應電路11來敘述。如第2圖所示，偏壓供應電路11 包括MOS電晶體Ma~Mc。在此實施例中，MOS電晶Ma~Mc係以NMOS電晶體來實施，其串接於電壓源VPP與參考接地GND之間。MOS電晶Ma~Mc中的每一者具有控制電極、輸入電極、以及輸出電極。MOS電晶Ma~Mc的一共同節點耦接NMOS電晶體M3的閘極於節點N11，即是，節點N11作為此共同節點。NMOS電晶體的閘極、汲極、與源極分別作為MOS電晶體Ma~Mc中每一者的控制電極、輸入電極、以及輸出電極。NMOS電晶體Ma的閘極以及汲極耦接電壓源VPP，且其源極耦接至用來耦接NMOS電晶體M3的閘極的共同節點(即是節點N11)。NMOS電晶體Mb的閘極以及汲極耦接共通節點N11，且其源極耦接共同節點N13。NMOS電晶體Mc的閘極接收來自電壓源VDD的電壓vdd，其汲極耦接共同節點N13、以及其源極耦接參考接地GND。根據MOS電晶Ma~Mc的耦接架構，NMOS電晶體Ma串接於電壓源VPP與NMOS電晶體M3的閘極之間，且NMOS電晶體Mb與Mc串接於NMOS電晶體的閘極與參考接地GND之間。在此實施例中，電壓源VDD提供用來產生輸入信號VI的第一電路的操作電壓，即是輸入信號VI在供電電壓vdd的高位準(作為邏輯值“1”)與0V的低位準(作為邏輯值“0”)之間切換。也就是，輸入信號VI具有自供電電壓vdd至參考電壓GND的電壓擺幅。在一實施例中，第一電路的電壓源VDD的電壓位準低於第二電路的電壓源VPP的電壓位準。當輸出電路1操作在一般模式時，偏壓供應電路11根據電壓源VDD與VPP來提供指定偏壓V11至節點N11，使得當輸出信號VO處於高位準(例如3.3V)時，介於NMOS電晶體M3的閘極與汲/源極之間的電壓差(Vgd與Vgs)低於預設電壓限值。

參閱第2圖，自偏壓電路10包括MOS電晶體M5~M8。MOS電晶體M5~M8的每一者具有控制電極、輸入電極、以及輸出電極。在此實施例中，MOS電晶體M5~M8係以NMOS電晶體來實施，其串接於輸出端Tout與參考接地GND之間。MOS電晶體M5~M8的一共同節點耦接於NMOS電晶體M3的閘極於節點N11，即是，節點N11作為此共同節點。NMOS電晶體的閘極、汲極、與源極分別作為MOS電晶M5~M8中每一者的控制電極、輸入電極、以及輸出電極。NMOS電晶體M5的閘極以及汲極耦接輸出端Tout，且其源極耦接共同節點N14。NMOS電晶體M6的閘極以及汲極耦接共同節點N14，且其源極耦接至用來耦接NMOS電晶體M3的閘極的共同節點(即是節點N11)。NMOS電晶體M7的閘極以及汲極耦接共同節點N11，且其源極耦接共同節點N15。NMOS電晶體M8的閘極以及汲極耦接共同節點N15，且其源極耦接參考電壓GND。根據NMOS電晶M5~M8的耦接架構，NMOS電晶體M5與M6串接於輸出端Tout與NMOS電晶體M3的閘極之間，且NMOS電晶體M7與M8串接於NMOS電聽以M3的閘極與參考電壓GND之間。當輸出緩衝器1操作在省電模式且輸出端Tout被輸出緩衝器1的外部電路或積體電路驅動至處於高位準(例如3.3V)時，由於NMOS電晶體M5~M8的平均分壓，使得共同節點N11處於1.65V。如此一來，自偏壓電路10提供1.65V的偏壓V11至NMOS電晶體M3，以控制介於NMOS電晶體M3的閘極與汲/源極之間的電壓差(Vgd與Vgs)低於預設電壓，例如1.8V。當輸出緩衝器1操作在一般模式時，自偏壓電路10以及偏壓供應電路11都傾向產生偏壓V11，然而，NMOS電晶體Ma~Mc的尺寸(即寬長比W/L)設計為大於NMOS電晶體M5~M8的尺寸，因此，在偏壓供應電路11內的電流遠高於在自偏壓電路10內的電流。如此一來，NMOS電晶體Ma~Mc中每一者的等效電阻小於NMOS電晶體M5~M8中每一者的等效電阻，故偏壓V11係由偏壓供應電路11來控制而自偏壓電路10的影響可忽略不計。在此處雖然係以兩對的兩個串接電晶體為例，然而，串接電晶體的數量不以此為限。此外，儘管在此實施例中係使用二極體連接方式的電晶體Ma、Mb、與M5~M8，但這些電晶體可以實際的二極體來取代。

根據上述，藉由在一般模式期間由偏壓供應電路11來提供偏壓V11以及在省電模式期間由自偏壓電路10來提供偏壓V11，介於NMOS電晶體M3的閘極與汲/源極之間的電壓差(Vgd與Vgs)低於預設電壓，例如1.8V，使得NMOS電晶體M3可避免受到閘極氧化層崩潰的損壞。

更參閱第2圖，驅動電路12耦接PMOS電晶體M1與M2的閘極。當輸出緩衝器1操作在一般模式，驅動電路12可根據輸入信號VI以及供應電壓vpp來控制PMOS電晶體M1與M2。驅動電路12包括MOS電晶體M1a、M2a、與M3a以及二極體D1a。在此實施例中，MOS電晶體M1a與M2a係以PMOS電晶體來實施，而MOS電晶體M3a係以NMOS電晶體來實施。MOS電晶體M1a~M3a的每一者具有控制電極、輸入電極、以及輸出電極。MOS電晶體的閘極、源極、與汲極分別作為MOS電晶M1a~M3a中每一者的控制電極、輸入電極、以及輸出電極。 PMOS電晶體M1a的閘極以及汲極耦接PMOS電晶體M1的閘極，且其源極耦接電壓源VPP。PMOS電晶體M2a的閘極以及汲極耦接PMOS電晶體M2的閘極，且其源極耦接PMOS電晶體M1a的汲極。二極體D1a的陽極耦接PMOS電晶體M2a的汲極。NMOS電晶體M3a的閘極接收輸入信號VI，其汲極耦接二極體D1a的陰極，且其源極耦接參考接地GND。MOS電晶體M1a、M2a、與M3a以及二極體D1a以串接架構耦接。裝置M1a、M2a、與D1a形成裝置M1、M2、與D1的鏡電路(mirror circuit)。在一般模式期間，當NMOS電晶體M3a在其閘極接收到具有邏輯值“1”的輸入信號VI時，NMOS電晶體M3a導通，且驅動電路12也導通以產生對應的電壓至PMOS電晶體M1a與M2a的閘極。由於裝置M1a、M2a、與D1a為裝置M1、M2、與D1的鏡電路，因此NMOS電晶體M1與M2根據在NMOS電晶體M1與M2的閘極上的電壓(其分別等於在NMOS電晶體M1a與M2a的閘極上的電壓)而也導通，且輸出信號VO可輸出為高位準。當NMOS電晶體M3a在其閘極接收到具有邏輯值“0”的輸入信號VI時，NMOS電晶體M3a關閉，且驅動電路12也關閉，因此NMOS電晶體M1與M2可關閉。

綜上所述，本發明揭露一種具有高電壓容忍度的輸出緩衝器。藉由在一般模式下由偏壓供應電路來提供閘極電壓以及在省電模式下由自偏壓電路提供閘極電壓，使得不論輸出緩衝器是否正在操作，MOS電晶體的電壓差可被控制低於安全電壓限值。此外，本發明也提供了MOS電晶體的串接架構，以減少在高位準電壓與參考電壓之間的大電壓差所導致的壓力。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1‧‧‧輸出緩衝器

10‧‧‧自偏壓電路

11‧‧‧偏壓供應電路

12‧‧‧驅動電路

D1‧‧‧二極體

GND‧‧‧參考電壓

INT‧‧‧反向器

M1…M4‧‧‧MOS電晶體

N10…N12‧‧‧節點

V11‧‧‧偏壓

VI‧‧‧輸入信號

VO‧‧‧輸出信號

VPP‧‧‧電壓源

Vpp‧‧‧供應電壓

Tout‧‧‧輸出端

Claims

一種輸出緩衝器，耦接用來提供一第一供應電壓的一第一電壓源，該輸出緩衝器根據一輸入信號於一輸出端產生一輸出信號，包括：一第一電晶體，具有控制電極、耦接該輸出端的輸入電極、以及輸出電極；一第二電晶體，具有控制電極、耦接該第一電晶體之輸出電極的輸入電極、以及耦接一參考電壓的輸出電極；以及一自偏壓電路，耦接該輸出端以及該第一電晶體的控制電極；其中，當該輸出緩衝器沒有接受該第一供電電壓時，該自偏壓電路根據該輸出信號來提供一第一偏壓至該第一電晶體的控制電極，以將該第一電晶體的控制電極與輸入和輸出電極之間的複數電壓差減少至低於一預設電壓。
如申請專利範圍第1項所述之輸出緩衝器，其中，該自偏壓電路包括串接於該輸出端與該第一電晶體的控制電極之間的複數第一二極體以及包括串接於該第一電晶體的控制電極與該參考電壓之間的複數第二二極體。
如申請專利範圍第1項所述之輸出緩衝器，其中，該自偏壓電路包括串接於該輸出端與該第一電晶體的控制電極之間的複數第一電晶體以及包括串接於該第一電晶體的控制電極與該參考電壓之間的複數第二電晶體。
如申請專利範圍第3項所述之輸出緩衝器，其中，在該等串接的電晶體中，一第三電晶體具有耦接該輸出端的控制電極與輸入電極以及具有輸出電極；其中，在該等串接的電晶體中，一第四電晶體具有耦接該第三電晶體之輸出電極的控制電極以及輸入電極以及具有耦接該第一電晶體之控制電極的輸出電極；其中，在該等串接的電晶體中，一第五電晶體具有耦接該第一電晶體之控制電極的控制電極以及輸入電極以及具有輸出電極；以及其中，在該等串接的電晶體中，一第六電晶體具有耦接該第五電晶體之輸出電極的控制電極以及輸入電極以及具有耦接該參考電壓的輸出電極。
如申請專利範圍第1項所述之輸出緩衝器，更包括：一偏壓供應電路，耦接該第一電壓源以及該第一電晶體的控制電極；其中，當該輸出緩衝器接受該第一供電電壓時，該偏壓供應電路根據該第一供應電壓來提供一第二偏壓至該第一電晶體的控制電極，以將該第一電晶體的控制電極與輸入和輸出電極之間的該等電壓差減少至低於該預設電壓。
如申請專利範圍第5項所述之輸出緩衝器，其中，該偏壓供應電路包括串接於該第一電壓源與該第一電晶體的控制電極之間的至少一電晶體以及包括串接於該第一電晶體的控制電極與該參考電壓之間的複數電晶體。
如申請專利範圍第6項所述之輸出緩衝器，其中，在該等串接的電晶體中，一第三電晶體具有耦接該第一電壓源的控制電極與輸入電極以及具有耦接該第一電晶體之控制電極的輸出電極；其中，在該等串接的電晶體中，一第四電晶體具有耦接該第一電晶體之控制電極的控制電極以及輸入電極以及具有輸出電極；以及其中，在該等串接的電晶體中，一第五電晶體具有耦接一第二電壓源的控制端、耦接該第四電晶體之輸出電極的輸入電極、以及耦接該參考電壓的輸出電極，該第二電壓源提供一第二供電電壓。
如申請專利範圍第7項所述之輸出緩衝器，其中，該輸出信號具有由該第一供電電壓至該參考電壓的電壓擺幅；以及其中，該輸入信號具有由該第二供電電壓至該參考電壓的電壓擺幅。
如申請專利範圍第1項所述之輸出緩衝器，其中，該輸出信號的高位準高於該輸入信號的高位準。
如申請專利範圍第1項所述之輸出緩衝器，更包括：一反向器，具有接收該輸入信號的輸入端以及具有耦接該第二電晶體之控制電極的輸出端。
一種輸出緩衝器，耦接用來提供一第一供應電壓的一第一電壓源，該輸出緩衝器根據一輸入信號於一輸出端產生一輸出信號，包括：一第一電晶體，具有控制電極、耦接該第一電壓源的輸入電極、以及輸出電極；一第二電晶體，具有控制電極、耦接該第一電晶體之輸出電極的輸入電極、以及輸出電極；一第一二極體，具有耦接該第二電晶體之輸出電極的陽極以及耦接該輸出端的陰極；一第三電晶體，具有控制電極、耦接該輸出端的輸入電極、以及輸出電極；一第四電晶體，具有控制電極、耦接該第一電晶體之輸出電極的輸入電極、以及耦接一參考電壓的輸出電極；以及一自偏壓電路，耦接該輸出端以及該第三電晶體的控制電極；其中，當該輸出緩衝器沒有接受該第一供電電壓時，該自偏壓電路根據該輸出信號來提供一第一偏壓至該第三電晶體的控制電極，以將該第三電晶體的控制電極與輸入和輸出電極之間的複數電壓差減少至低於一預設電壓；以及其中，該第一電晶體以及該第二電晶體的控制電極根據該輸入信號而受控制。
如申請專利範圍第11項所述之輸出緩衝器，其中，該自偏壓電路包括串接於該輸出端與該第三電晶體的控制電極之間的複數二極體以及包括串接於該第三電晶體的控制電極與該參考電壓之間的複數二極體。
如申請專利範圍第11項所述之輸出緩衝器，其中，該自偏壓電路包括串接於該輸出端與該第三電晶體的控制電極之間的複數電晶體以及包括串接於該第三電晶體的控制電極與該參考電壓之間的複數電晶體。
如申請專利範圍第13項所述之輸出緩衝器，其中，在該等串接的電晶體中，一第五電晶體具有耦接該輸出端的控制電極與輸入電極以及具有輸出電極；其中，在該等串接的電晶體中，一第六電晶體具有耦接該第五電晶體之輸出電極的控制電極以及輸入電極以及具有耦接該第三電晶體之控制電極的輸出電極；其中，在該等串接的電晶體中，一第七電晶體具有耦接該第三電晶體之控制電極的控制電極以及輸入電極以及具有輸出電極；以及其中，在該等串接的電晶體中，一第八電晶體具有耦接該第七電晶體之輸出電極的控制電極以及輸入電極以及具有耦接該參考電壓的輸出電極。
如申請專利範圍第11項所述之輸出緩衝器，更包括：一偏壓供應電路，耦接該第一電壓源以及該第三電晶體的控制電極；其中，當該輸出緩衝器接受該第一供電電壓時，該偏壓供應電路根據該第一供應電壓來提供一第二偏壓至該第三電晶體的控制電極，以將該第三電晶體的控制電極與輸入和輸出電極之間的該等電壓差減少至低於該預設電壓。
如申請專利範圍第15項所述之輸出緩衝器，其中，該偏壓供應電路包括串接於該第一電壓源與該第三電晶體的控制電極之間的至少一電晶體以及包括串接於該第三電晶體的控制電極與該參考電壓之間的複數電晶體。
如申請專利範圍第16項所述之輸出緩衝器，其中，在該等串接的電晶體中，一第五電晶體具有耦接該第一電壓源的控制電極與輸入電極以及具有耦接該第三電晶體之控制電極的輸出電極；其中，在該等串接的電晶體中，一第六電晶體具有耦接該第三電晶體之控制電極的控制電極以及輸入電極以及具有輸出電極；以及其中，在該等串接的電晶體中，一第七電晶體具有耦接一第二電壓源的控制電極、耦接該第六電晶體之輸出電極的輸入電極、以及耦接該參考電壓的輸出電極，該第二電壓源提供一第二供電電壓。
如申請專利範圍第17項所述之輸出緩衝器，其中，該輸出信號具有由該第一供電電壓至該參考電壓的電壓擺幅；以及其中，該輸入信號具有由該第二供電電壓至該參考電壓的電壓擺幅。
如申請專利範圍第11項所述之輸出緩衝器，其中，該輸出信號的高位準高於該輸入信號的高位準。
如申請專利範圍第11項所述之輸出緩衝器，更包括：一反向器，具有接收該輸入信號的輸入端以及具有耦接該第四電晶體之控制電極的輸出端。
一種輸出緩衝器，用以根據一輸入信號於一輸出端產生一輸出信號，包括：一第一電晶體，具有控制電極、耦接一電壓源的輸入電極、以及輸出電極；一第二電晶體，具有控制電極、耦接該第一電晶體之輸出電極的輸入電極、以及輸出電極；一第一二極體，具有耦接該第二電晶體之輸出電極的陽極以及耦接該輸出端的陰極；以及一驅動電路，耦接該第一電晶體以及該第二電晶體的控制電極，且根據該輸入信號來驅動該第一電晶體以及該第二電晶體。
如申請專利範圍第21項所述之輸出緩衝器，其中，該驅動電路包括：一第三電晶體，具有耦接該第一電晶體之控制電極的控制電極以及輸出電極以及具有耦接該電壓源的輸入電極；一第四電晶體，具有耦接該第二電晶體之控制電極的控制電極以及輸出電極以及具有耦接該第三電晶體之輸出電極的輸入電極；一第二二極體，具有耦接該第四電晶體之輸出電極的陽極以及具有陰極；以及一第五電晶體，具有接收該輸入信號的控制電極、耦接該第二二極體之陰極的輸入電極、以及耦接一參考電壓的輸出電極。
如申請專利範圍第22項所述之輸出緩衝器，其中，該輸出信號的高位準高於該輸入信號的高位準。