JPS63240128A - 論理回路 - Google Patents

論理回路

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JPS63240128A
JPS63240128A JP62071874A JP7187487A JPS63240128A JP S63240128 A JPS63240128 A JP S63240128A JP 62071874 A JP62071874 A JP 62071874A JP 7187487 A JP7187487 A JP 7187487A JP S63240128 A JPS63240128 A JP S63240128A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的１ （産業上の利用分野） この発明は、高速性が要求される回路に用いられる論理
回°路に関する。
（従来の技術） 高速性が要求される論理回路にあっては、従来より例え
ばＴＴＬ、バイポーラトランジスタと０ＭＯ８とを組み
合わせたパイＣＭＯ８（ａｔ　−に：ＭＯ８）等の各種
の回路形式が用、いられており、その−例を第６図に示
す。
第６図はＴＴＬ形式のＮＡＮＤ　（否定論理積）ゲート
の構成を示す回路図である。
第６図に示すＮＡＮＤゲートは、入力端子Ａ。
Ｂに与えられる入力信号の論理をとる入力部ｆと、入力
部Ｉの出力により入力信号の否定論理積出力を制御する
制御部■と、ａｔ（Ｉ　Ｉｌ１部■により制御されて入
力信号の否定論理積を出力する出力部■とから構成され
ている。
入力部工は、ダイオードＤ１．Ｄ２及びＮＰＮ型のショ
ットキートランジスタ（以下ｒｓＴＪと略記する）　Ｑ
　１を有している。
５ＴＱ１は、そのベース端子がダイオードＤ１を介して
入力端子Ａに接続されているとともにダイオードＤ２を
介して入力端子Ｂに接続されており、ざらに、抵抗Ｒ１
を介して電圧源（Ｖｃｃ）に接続されている。また、５
ＴＱ１のコレクタ端子は抵抗Ｒ２を介してＶｃｃに接続
され、エミッタ端子は抵抗Ｒ３を介してグランドに接続
されており、さらに、ショットキーバリヤ形のダイオー
ドＤ３を介して入力端子Ａに接続されているとともにシ
ョットキーバリヤ形のダイオードＤ４を介して入力端子
Ｂに接続されている。
制御２１１ｒＡ■は５ＴＱ２と抵抗Ｒ４を有している。
５ＴＱ２は、そのベース端子が５ＴＱＩのエミッタ端子
に接続され、コレクタ端子が抵抗Ｒ４を介してＶｃｃに
接続されＣいるとともにショットキーバリヤ形のダイオ
ードＤ５．Ｄ６の一端に接続されており、エミッタ端子
がそれぞれ抵抗Ｒ５，Ｒ６を介してエミッタ端子がグラ
ンドに接続された５ＴＱ３のベース端子、コレクタ端子
に接続されている。
出力部■は、ダーリントン接続されたＳ　Ｔ　Ｑ　４及
びＮＰＮ型のバイポーラトランジスタ（以下ｒＢＴＪと
略記する）Ｑ５と５ＴＱ６を有している。このダーリン
トン接続された５ＴＱ４及びＢｒＯ３と５ＴＱ６とは、
Ｖｃｃとグランドの間に１−一テムボール形に接続され
ており、ＢｒＯ３と５ＴＱ６の接続点を入力信号の否定
−埋積（出力信号）を与える出力端子ＯＵ　Ｔに接続さ
れている。
そして、５ＴＱ４のベース端子は５ＴＱ２のコレクタ端
子に接続され、５ＴＱ６のベース端子は５ＴＱ２のエミ
ッタ端子に接続されている。
次に、このような構成において、出力信号がロウレベル
状態からハイレベル状態に立ち上がる場合を説明する。
例えば、ハイレベル状態にある入力端子Ａにロウレベル
の入力信号が与えられると、５ＴＱＩ。
Ｑ２は導通状態から非導通状態となり、これにより５Ｔ
Ｑ６は導通状態から非導通状態となる。そして、Ｓ　Ｔ
　Ｑ　２のコレクタ電位は、抵抗Ｒ４の抵抗１直と５Ｔ
Ｑ２．０４及びダイオードＤ５、Ｄ６に存在する寄生容
量の容量値とで決定される時定数にしたがって上界する
。コレクタ電位が５ＴＱ４のＶｏＥ　（ベース・エミッ
タ間電位）を越えると５ＴＱ４が導通状態となり、さら
に、５ＴＱ５も導通状態となり、出力部１はロウレベル
からハイレベルに立ち上がる。
したがって、このような出力信号の立ち上がりにおいで
、出力信号の単位時間当たりの電位上昇率（ｄ　Ｖ／ｄ
ｔ、　Ｔ　ｒ　）は、出力信号の立ち上げを行う５ＴＱ
４のベース電位となる５ＴＱ２のコレクタ電位のＴｒに
依存することになる。このコレクタ電位のＴｒは、抵抗
Ｒ４の抵抗値と５ＴＱ２のコレクタ端子に付加される各
種の寄生容量に依存する。したがって、出力信号のｌ”
ｒは抵抗Ｒ４の抵抗値と５ＴＱ２のコレクタ端子に付加
される寄生容量に依存することになる。
ここで、立ち上がりの緩やかな出力信号を必要とする場
合に、回路定数を最適化するという観点から抵抗Ｒ４の
抵抗値を小さくすると、この抵抗値と寄生容量との時定
数が小さくなり、５ＴＱ２のコレクタ電位変化と出力信
号の電位変化はそれぞれ第７図の■、■に示すようにな
る。したがって、出力借りの立ち上がりは急峻になる。
一方、抵抗Ｒ４の抵抗値を大きくすると、時定数が大き
くなるため、５ＴＱ２−のコレクタ電位の変化は第７図
の■で示すようにその立ち上がりが緩やかとなり、これ
により、出力信号の立ち上がりも第７図の■で示すよう
に緩やかとなる。しかしながら、抵抗Ｒ４の抵抗値を大
きくすることにより、５ＴＱ２のコレクタ電位のＴｒが
小さくなり、出力信号の立ち上がりの応答点は、第７図
に示すように、八から８に遅れることになる。
（発明が解決しようとする問題点） 以ヒ説明したように、第６図に示したように、コレクタ
端子に抵抗が接続された５ＴＱ２の導通制御により出力
部■のトランジスタをスイッチング動作させて出力信号
を得るような構成においては、出力信号のＴｒは、５Ｔ
Ｑ２のコレクタ電位のＴｒすなわちコレクタ端子に接続
される抵抗Ｒ４の抵抗値及び寄生容けからなる時定数で
決定される。
したがって、このような構成において、立ち上がりの緩
やかな出力信号を必要とする場合に、抵抗Ｒ４を小さく
すると時定数は小さくなり、出力信号の立ち」―がりは
急峻となり、立ち上がりの緩やかな出力信号を得ること
はできない。
一方、抵抗を大きくすると時定数は小さくなり、出力信
号の立ち上がりは緩やかになるが、その反面、立ち上が
りの応答点が遅れることになり、伝達特性の悪化を招く
という問題が生じる。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、出力信号の立ち一上がり時
における伝達特性を向上させた論理回路を提供すること
にある。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、入力信号を受
ける入力部と、この入力部の出力により導通制御される
制御トランジスタの一端を並列に接続された第１の負荷
回路と前記制御トランジスタの一端の電位あるいは前記
入力部の出力により負荷の値が可変する第２の負荷回路
を介して高位電圧源に接続し、前記制御トランジスタの
両端から制御信号を出力する制御部と、ダーリントン接
続されたバイポーラトランジスタ及びこれらのバイポー
ラトランジスタの一方とトーテムポール形に接続された
バイポーラトランジスタを前記制・・開部から出力され
る制御信号によって導通制師して、前記入力信号に対す
る論理演算信号を出力する出力部とから構成される。
（作用） この発明の論理回路にあっては、制御トランジスタの一
端から出力される制御信号の電位上昇率を、第２の負荷
回路によって制御し、この制御信号によってハイレベル
の出力信号を与える出力部のトランジスタを導通制御し
て、入力信号に対する論理演算信号を与えるようにして
いる。
（実施例） 以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の第１の実施例に係る論理回路の構成
を示す回路図である。同図に示す論理回路は、第６図に
示した従来の論理回路に対して、制御部「、を構成する
５ＴＱ２のコレクタ端子に、このコレクタ端子から見た
負荷抵抗を５ＴＱ２のコレクタ電位に応じて変化させる
可変抵抗回路１を接続して、立ち上がりの緩やかな出力
信号を得るようにしたものであり、他の構成は第６図に
示したと同一構成である。なお、第１図において第６図
と同符号を付したものは同一物であり、その説明は省略
する。
第１図において、可変抵抗回路１は、３つのダイボード
Ｄ７．Ｄ８．Ｄ９と抵抗Ｒ９とから構成されている。ダ
イオードＤ７．０８．０９は直列に接続されており、こ
の直列に接続されたダイオードＤ７の一端がＶＣＣに接
続され、ダイオードＤ９の一端が抵抗Ｒ９を介して５Ｔ
Ｑ２のコレクタ端子に接続されている。
次に、この可変抵抗回路１の動作及び出力信号の立ち上
がりについて説明する。
まず、入力端子Ａ、Ｒがともにハイレベル状態にあって
は、５ＴＱ２．Ｑ６は導通状態となり、出力信号は自つ
レベル状態にある。この時に、動作電流を無視すれば、
５ＴＱ２のコレクタ端子から見た負荷抵抗は、Ｒ３・Ｒ
９／　（Ｒ３＋Ｒ９）となる。
次に、このような状態にあって、例えば入力端子Ａがハ
イレベル状態から［１ウレベル状態に変化すると、５Ｔ
Ｑ２は導通状態から非導通状態となり、５ＴＱ２のコレ
クタ電位は、上述したコレクタ端子のΩ荷抵抗と寄生古
註とで決まる時定数にしたがって上昇する。そして、５
ＴＱ２のコレクタ１位が２ＶＦ　（ＶＦ　Ｌ；ｔｓＴＱ
４．Ｑ５のベース・エミッタ間電圧とする）十出力電位
に達すると、５ＴＱ４．Ｑ５は導通状態となり、出力電
位は上昇し始める。出力電位が上昇するとともに５ＴＱ
２のコレクタ電位が上昇すると、可変抵抗回路１を流れ
る電流は徐々に減少し、出力電位が（Ｖｃｃ−５ＶＦ）
に達して５ＴＱ２のコレクタ電位が（ＶＣＣ−３ＶＦ）
になると、可変抵抗回路１に電流は流れなくなる。すな
わち、可変抵抗回路１の抵抗１１０は無限大となり、５
ＴＱ２のコレクタ端子から見た負荷抵抗は抵抗Ｒ４の抵
抗値のみとなり、抵抗値が増加することになる。これに
より、第２図の■及びＯに示すようにＳ王Ｑ２のコレク
タ電位の上昇は緩やかとなり、出力電位の上昇も緩やか
となる。
したがって、このように、５ＴＱ−２のコレクタ電位に
応じて５ＴＱ２のコレクタ端子の負荷抵抗を、可変抵抗
回路１で変化させるようにして、立ち上がりの緩やかな
出力信号の応答点を速めているので、伝達遅延時間が短
くなり、入出力信号の伝達特性を改善することができる
ようになる。なお、抵抗Ｒ４，Ｒ９の抵抗値及びこの抵
抗値に応じて直列に接続されるダイオードの個数を適宜
調整することによって、出力信号の立ち上がりの応答点
及び立ち上がりの電位上昇率を所望のものとすることが
できる。
第３図はこの発明の第２の実施例に係る論理回路の構成
を示す回路図である。同図に示す論理回路は、第１図に
示した論理回路の入力部■の入力端子Ｂ及びダイオード
Ｄ２．Ｄ４を省略して第１図に示したＮＡＮＤゲートを
インバータ回路としたものであり、他の構成は第１図と
同様である。
したがって、このような構成にあっても第１の実施と同
様の効果を得られることは勿論である。
第４図はこの発明の第３の実施例に係る論理回路の構成
を示す回路図で必る。同図に示す論理回路は、第１図に
示した論理回路の人力部■をＰチャンネルＭＯ８型トラ
ンジスタ（以下ｒＰＭＯ８Ｊと呼ぶ）ＰＩとＮチャンネ
ルＭＯ８型トランジスタ（以下ｒＮＭＯ８Ｊと呼ぶ）Ｎ
１とからなるインバータ回路で構成し、制御部■の５Ｔ
Ｑ２をＮＭＯ８Ｎ２で構成して、第１図に示したＮＡＮ
Ｄゲートを、Ｂｉ　−０ＭＯ８構成のバッファ回路とし
たものであり、他の構成は第１図と同様である。
したがって、このような構成にあっても、第１の実施例
と同様の効果を得ることができる。
第５図はこの発明の第４の実施例に係る論理回路の構成
を示す回路図である。同図に示す論理回路は、バイポー
ラトランジスタと０ＭＯ８とでバッファ回路を構成して
、立ち上がりの急峻な出力信号にお番ノる立ら上がりの
応答点を速めるようにしたものである。
第５図において、入力部はインバータにより構成され、
制御部■は第１図に示した論理回路に対し’Ｃ，５ＴＱ
２をＮＭＯＮ３に、また、抵抗Ｒ５゜Ｒ６及び５ＴＱ３
をＮＭＯ８Ｎ４に換え、ゲート端子が入力端子Ａに接続
されたＰＭＯ８２を抵抗Ｒ４の両端に並列に接続して構
成され、出力部■は第１図に示したものと同一に構成さ
れており、この実施例の特徴とするところは、抵抗Ｒ４
と並列にＰＭＯ８Ｐ２を接続したことにある。したがっ
て、このような構成にあっても、前述したように５ＴＱ
４のベース電位すなわちＮＭＯ８Ｎ３のドレイン電位は
、ＮＭＯ８Ｎ３のドレイン端子に接続される抵抗Ｒ４及
び寄生容量とで決まる時定数に依存することになる。
そこで、第５図に示すバッファ回路は、入力端子がハイ
レベル状態からロウレベル状態にかわり、Ｎ￥０８Ｎ３
が非導通状態になった時に、ＰＭＯ８Ｐ２を導通状態に
させて、ＮＭＯ８Ｎ３のドレイン電位の上昇を速めてい
る。これにより、ＮＭＯ８Ｎ３が非導通状態になってか
ら５ＴＱ４のベース電位がＶＣＣまで上昇する時間が短
くなる。したがって、このような構成においては、立ち
上がりの急峻な出力信号における応答点を速めることが
可能となり、入出力信号の伝達特性を改善ηることがで
きる。なお、抵抗Ｒ４に並列に接続されるトランジスタ
はＰＭＯ８Ｐ２に限定されるものではなく、例えばＰＮ
Ｐ型のバイポーラトランジスタであってもよい。
また、上述したそれぞれの実施例において、この第４の
実施例の特徴であるＰＭＯ８Ｐ２と第１乃至第３の実施
例の特徴である可変抵抗回路１を入れ換えても、よいこ
とは勿論であり、このような場合には、第１乃至第３の
実施例で述べた効果を第４の実施例の構成において得る
ことができ、第４の実施例で述べた効果を第１乃至第３
の実施例の構成において得ることができる。
［発明の効果］ 以５Ｆ説明したように、この発明によれば、出力部の一
方のトランジスタを導通制御する制御信号の電位上界を
、制御信号の電位あるいは制御トランジスタを導通Ｍ御
する信号に：よって制御するようにしたもので、所望の
電位上昇率を有する出力信号の応答を速めることができ
る。この結果、入出力信号の伝達遅延時間が短くなり、
出力信号の立ち上がり時における伝達特性を向上させる
ことができるようになる。
【図面の簡単な説明】
第１図は、この発明の第１の実施例に係る論理回′路の
構成を示す回路図、第２図は第１図の動作波形図、第３
図はこの発明の第２の実施例に係る論理回路の構成を示
す回路図、第４図はこの発明の第３の実施例に係る論理
回路の構成を示す回路図、第５１ｉ２１はこの発明の第
４の実施例に係る論理回路の構成を示す回路図、第６図
は従来の論理回路の構成を示す回路図、第７図は第６図
の動作波形図である。 （図の主要な部分を表わす符号の説明）工・・・入力部
　■・・・制御部　■・・・出力部５ＴＱ２・・・ショ
ットキーバリヤトランジスタＲ４，Ｒ９・・・抵抗

Claims (3)

    【特許請求の範囲】
  1. （１）入力信号を受ける入力部と、 この入力部の出力により導通制御される制御トランジス
    タの一端を並列に接続された第１の負荷回路と前記制御
    トランジスタの一端の電位あるいは前記入力部の出力に
    より負荷の値が可変する第２の負荷回路を介して高位電
    圧源に接続し、前記制御トランジスタの両端から制御信
    号を出力する制御部と、 ダーリントン接続されたバイポーラトランジスタ及びこ
    れらのバイポーラトランジスタの一方とトーテムポール
    形に接続されたバイポーラトランジスタを前記制御部か
    ら出力される制御信号によって導通制御して、前記入力
    信号に対する論理演算信号を出力する出力部と、 を有することを特徴とする論理回路。
  2. （２）前記第２の負荷回路は、直列に接続されたダイオ
    ード及び抵抗からなることを特徴とする特許請求の範囲
    第１項に記載の論理回路
  3. （３）前記第２の負荷回路は、ＰチャンネルＦＥＴ（電
    界効果トランジスタ）であることを特徴とする特許請求
    の範囲第１項に記載の論理回路。
JP62071874A 1987-03-27 1987-03-27 論理回路 Granted JPS63240128A (ja)

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