JPH0661436A - Ｔｔｌ−ｃｍｏｓ出力段 - Google Patents
Ｔｔｌ−ｃｍｏｓ出力段Info
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- JPH0661436A JPH0661436A JP5007962A JP796293A JPH0661436A JP H0661436 A JPH0661436 A JP H0661436A JP 5007962 A JP5007962 A JP 5007962A JP 796293 A JP796293 A JP 796293A JP H0661436 A JPH0661436 A JP H0661436A
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- cmos
- mos
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 集積回路内部で供給されるロジック信号をＴ
ＴＬあるいはＣＭＯＳレベルの信号に適合させること。 【構成】 バイポーラ型トランジスタ１とＭＯＳ型トラ
ンジスタ２とを、電源電圧と基準電圧との間に直列に接
続し、これら接続点を出力端子BSとして形成し、インバ
ータ３の入力端をこの入力端子BEとして形成する一方、
インバータ３の出力端を抵抗４を介してＭＯＳ型トラン
ジスタ２のゲートに接続し、インバータ５の入力端をイ
ンバータ３の出力端に接続する一方、インバータ５の出
力端を抵抗６を介してバイポーラ型トランジスタ１のベ
ースに接続し、抵抗４，６の抵抗値は、スイッチング時
における過渡電流を制限する一方、バイポーラ型トラン
ジスタ１に供給される平均電流を制限するように決定さ
れる。
ＴＬあるいはＣＭＯＳレベルの信号に適合させること。 【構成】 バイポーラ型トランジスタ１とＭＯＳ型トラ
ンジスタ２とを、電源電圧と基準電圧との間に直列に接
続し、これら接続点を出力端子BSとして形成し、インバ
ータ３の入力端をこの入力端子BEとして形成する一方、
インバータ３の出力端を抵抗４を介してＭＯＳ型トラン
ジスタ２のゲートに接続し、インバータ５の入力端をイ
ンバータ３の出力端に接続する一方、インバータ５の出
力端を抵抗６を介してバイポーラ型トランジスタ１のベ
ースに接続し、抵抗４，６の抵抗値は、スイッチング時
における過渡電流を制限する一方、バイポーラ型トラン
ジスタ１に供給される平均電流を制限するように決定さ
れる。
Description
【０００１】
【産業上の利用分野】この発明は、集積回路、より詳細
にはバッファ回路、あるいはロジック信号を集積回路内
部と外部との間で適合させる回路に用いて好適なＴＴＬ
−ＣＭＯＳ出力段に関する。
にはバッファ回路、あるいはロジック信号を集積回路内
部と外部との間で適合させる回路に用いて好適なＴＴＬ
−ＣＭＯＳ出力段に関する。
【０００２】
【従来の技術】電流信号の規格では、ＴＴＬ（Transist
or Transistor Logic）規格あるいはＣＭＯＳ規格の信
号が広く用いられている。ＴＴＬ規格の信号の場合で
は、３２ミリアンペアの電流値を供給可能な状態であっ
て、ハイレベル状態におけるロジック信号の電圧値は５
〜２．４ボルトにわたる一方、ローレベル状態における
ロジック信号の電圧値は０〜０．４ボルトにわたる。一
方、ＣＭＯＳ規格の信号の場合では、ハイレベル状態に
おけるロジック信号の電圧値はほぼ５ボルトに等しく、
ローレベル状態におけるロジック信号の電圧値はほぼ０
ボルトに等しい。
or Transistor Logic）規格あるいはＣＭＯＳ規格の信
号が広く用いられている。ＴＴＬ規格の信号の場合で
は、３２ミリアンペアの電流値を供給可能な状態であっ
て、ハイレベル状態におけるロジック信号の電圧値は５
〜２．４ボルトにわたる一方、ローレベル状態における
ロジック信号の電圧値は０〜０．４ボルトにわたる。一
方、ＣＭＯＳ規格の信号の場合では、ハイレベル状態に
おけるロジック信号の電圧値はほぼ５ボルトに等しく、
ローレベル状態におけるロジック信号の電圧値はほぼ０
ボルトに等しい。
【０００３】
【発明が解決しようとする課題】ところで、集積回路で
は、周辺回路の技術的な問題とともに、集積回路内部の
相互接続という問題がある。すなわち、この問題は、集
積回路の機能を実行するには、集積回路内部の条件を満
足させる信号伝送が、要求される電圧振幅あるいは電流
レベルの信号規格にしたがうように、集積回路を適切に
設計しなければならない、というものである。
は、周辺回路の技術的な問題とともに、集積回路内部の
相互接続という問題がある。すなわち、この問題は、集
積回路の機能を実行するには、集積回路内部の条件を満
足させる信号伝送が、要求される電圧振幅あるいは電流
レベルの信号規格にしたがうように、集積回路を適切に
設計しなければならない、というものである。
【０００４】この発明の目的の１つは、集積回路内部で
供給されるロジック信号をＴＴＬあるいはＣＭＯＳレベ
ルの信号に適合させることが可能なＴＴＬ−ＣＭＯＳ出
力段を提供することにある。この発明の別の目的は、入
力の電気的容量が１ピコファラッドのレベルであるＴＴ
Ｌ−ＣＭＯＳ出力段を提供することにある。また、この
発明の他の目的は、ローノイズなＴＴＬ−ＣＭＯＳ出力
段を提供することにある。
供給されるロジック信号をＴＴＬあるいはＣＭＯＳレベ
ルの信号に適合させることが可能なＴＴＬ−ＣＭＯＳ出
力段を提供することにある。この発明の別の目的は、入
力の電気的容量が１ピコファラッドのレベルであるＴＴ
Ｌ−ＣＭＯＳ出力段を提供することにある。また、この
発明の他の目的は、ローノイズなＴＴＬ−ＣＭＯＳ出力
段を提供することにある。
【０００５】
【課題を解決するための手段および作用】この発明は上
述した課題を解決するために、バイポーラ型トランジス
タとＭＯＳ型トランジスタとを、電源電圧と基準電圧と
の間に直列に接続し、前記バイポーラ型トランジスタと
前記ＭＯＳ型トランジスタとの接続点をこの出力端子と
して形成し、第１のインバータと第１の抵抗とから第１
のスイッチング制御入力チャンネルを構成し、前記第１
のインバータの入力端をこの入力端子として形成する一
方、前記第１のインバータの出力端を前記第１の抵抗を
介して前記ＭＯＳ型トランジスタのゲートに接続し、第
２のインバータと第２の抵抗とから第２のスイッチング
制御入力チャンネルを構成し、前記第２のインバータの
入力端を前記第１のインバータの出力端に接続する一
方、前記第２のインバータの出力端を前記第２の抵抗を
介して前記バイポーラ型トランジスタのベースに接続
し、前記第１および第２の抵抗の抵抗値が、スイッチン
グ時における過渡電流を制限する一方、前記バイポーラ
型トランジスタに供給される平均電流を制限するように
決定されていることを特徴としている。
述した課題を解決するために、バイポーラ型トランジス
タとＭＯＳ型トランジスタとを、電源電圧と基準電圧と
の間に直列に接続し、前記バイポーラ型トランジスタと
前記ＭＯＳ型トランジスタとの接続点をこの出力端子と
して形成し、第１のインバータと第１の抵抗とから第１
のスイッチング制御入力チャンネルを構成し、前記第１
のインバータの入力端をこの入力端子として形成する一
方、前記第１のインバータの出力端を前記第１の抵抗を
介して前記ＭＯＳ型トランジスタのゲートに接続し、第
２のインバータと第２の抵抗とから第２のスイッチング
制御入力チャンネルを構成し、前記第２のインバータの
入力端を前記第１のインバータの出力端に接続する一
方、前記第２のインバータの出力端を前記第２の抵抗を
介して前記バイポーラ型トランジスタのベースに接続
し、前記第１および第２の抵抗の抵抗値が、スイッチン
グ時における過渡電流を制限する一方、前記バイポーラ
型トランジスタに供給される平均電流を制限するように
決定されていることを特徴としている。
【０００６】
【実施例】以下、図面を参照してこの発明の各実施例に
ついて説明する。まず、この発明によるＴＴＬ−ＣＭＯ
Ｓ出力段の要部構成を図１（ａ）に示す。図１（ａ）に
示すように、このＴＴＬ−ＣＭＯＳ出力段は、バイポー
ラ型トランジスタ１とＭＯＳ型トランジスタ２とから成
り、これらトランジスタは、電源電圧ＶDDと基準電圧す
なわち接地ＶSSとの間に直列に接続されている。この直
列接続では、バイポーラ型トランジスタ１におけるエミ
ッタは、ＭＯＳ型トランジスタ２におけるドレインに接
続され、これによる接続点は、このＴＴＬ−ＣＭＯＳ出
力段の出力端子BSとして形成されている。なお、電源電
圧ＶDDには、通常、５ボルトが用いられる。
ついて説明する。まず、この発明によるＴＴＬ−ＣＭＯ
Ｓ出力段の要部構成を図１（ａ）に示す。図１（ａ）に
示すように、このＴＴＬ−ＣＭＯＳ出力段は、バイポー
ラ型トランジスタ１とＭＯＳ型トランジスタ２とから成
り、これらトランジスタは、電源電圧ＶDDと基準電圧す
なわち接地ＶSSとの間に直列に接続されている。この直
列接続では、バイポーラ型トランジスタ１におけるエミ
ッタは、ＭＯＳ型トランジスタ２におけるドレインに接
続され、これによる接続点は、このＴＴＬ−ＣＭＯＳ出
力段の出力端子BSとして形成されている。なお、電源電
圧ＶDDには、通常、５ボルトが用いられる。
【０００７】次に、このＴＴＬ−ＣＭＯＳ出力段におけ
る第１のスイッチング制御入力チャンネルは、第１のイ
ンバータ３から構成される。インバータ３の入力端は、
このＴＴＬ−ＣＭＯＳ出力段における入力端子BEとして
形成される一方、インバータ３の出力端は、第１の抵抗
４を介してＭＯＳ型トランジスタ２におけるゲートに接
続されている。
る第１のスイッチング制御入力チャンネルは、第１のイ
ンバータ３から構成される。インバータ３の入力端は、
このＴＴＬ−ＣＭＯＳ出力段における入力端子BEとして
形成される一方、インバータ３の出力端は、第１の抵抗
４を介してＭＯＳ型トランジスタ２におけるゲートに接
続されている。
【０００８】また、このＴＴＬ−ＣＭＯＳ出力段におけ
る第２のスイッチング制御入力チャンネルは、第２のイ
ンバータ５から構成される。インバータ５の入力端は、
インバータ３の出力端に接続される一方、インバータ３
の出力端は、第２の抵抗６を介してバイポーラ型トラン
ジスタ１におけるベースに接続されている。ここで、抵
抗４、６は、スイッチング時における過渡電流を制限す
る一方で、バイポーラ型トランジスタ１に供給すべき平
均電流を制限するように決定された抵抗値を有するもの
である。
る第２のスイッチング制御入力チャンネルは、第２のイ
ンバータ５から構成される。インバータ５の入力端は、
インバータ３の出力端に接続される一方、インバータ３
の出力端は、第２の抵抗６を介してバイポーラ型トラン
ジスタ１におけるベースに接続されている。ここで、抵
抗４、６は、スイッチング時における過渡電流を制限す
る一方で、バイポーラ型トランジスタ１に供給すべき平
均電流を制限するように決定された抵抗値を有するもの
である。
【０００９】図１（ｂ）は、この実施例における各部の
動作を示すタイミングチャートである。この図におい
て、入力信号とは、集積回路内部から供給されるロジッ
ク信号である。このロジック信号は、ハイレベル状態
（「１」で示される）あるいはローレベル状態（「０」
で示される）をとる。これら各状態は、それぞれ電圧値
が５、０ボルトの状態に対応しており、その電流レベル
は非常に小さく、数マイクロアンペア程度である。イン
バータ３、５には、それぞれＢｉ−ＣＭＯＳ型インバー
タ、ＣＭＯＳ型インバータが用いられるのが望ましい。
これによって、このＴＴＬ−ＣＭＯＳ出力段の入力容量
を１ｐＦ程度まで抑えることが可能である。
動作を示すタイミングチャートである。この図におい
て、入力信号とは、集積回路内部から供給されるロジッ
ク信号である。このロジック信号は、ハイレベル状態
（「１」で示される）あるいはローレベル状態（「０」
で示される）をとる。これら各状態は、それぞれ電圧値
が５、０ボルトの状態に対応しており、その電流レベル
は非常に小さく、数マイクロアンペア程度である。イン
バータ３、５には、それぞれＢｉ−ＣＭＯＳ型インバー
タ、ＣＭＯＳ型インバータが用いられるのが望ましい。
これによって、このＴＴＬ−ＣＭＯＳ出力段の入力容量
を１ｐＦ程度まで抑えることが可能である。
【００１０】このＴＴＬ−ＣＭＯＳ出力段の後段に用い
られるＣＭＯＳ処理あるいはＴＴＬ処理では、スイッチ
ングが行われるときのみ電流が、消費されるということ
が知られている。これは、電源電圧に少なからず影響を
与える。バイポーラ型トランジスタ１のベースに接続さ
れた抵抗６の抵抗値、およびＭＯＳ型トランジスタ２の
ゲートに接続された抵抗４の抵抗値を適正に選択するこ
とによって、このＴＴＬ−ＣＭＯＳ出力段の出力信号を
ローノイズ化することが可能になる。これは、出力信号
の傾斜が制限されるためである。
られるＣＭＯＳ処理あるいはＴＴＬ処理では、スイッチ
ングが行われるときのみ電流が、消費されるということ
が知られている。これは、電源電圧に少なからず影響を
与える。バイポーラ型トランジスタ１のベースに接続さ
れた抵抗６の抵抗値、およびＭＯＳ型トランジスタ２の
ゲートに接続された抵抗４の抵抗値を適正に選択するこ
とによって、このＴＴＬ−ＣＭＯＳ出力段の出力信号を
ローノイズ化することが可能になる。これは、出力信号
の傾斜が制限されるためである。
【００１１】実際、抵抗６は、バイポーラ型トランジス
タ１のベース電流を制限し、また抵抗４は、ＭＯＳ型ト
ランジスタ２のゲートへの時定数を決定する因子となっ
ている。このＴＴＬ−ＣＭＯＳ出力段の要部構成におけ
る抵抗４、６の抵抗値は、それぞれ極めて低く、ほとん
ど零である。図１（ｂ）において、出力端子BSに現れる
出力信号は、言うまでもなく、入力信号に対応するもの
であるが、該出力端子に供給され得る電流値は、約３０
ミリアンペア程度となる。この電流は、バイポーラ型ト
ランジスタ１によってもたらされるためである。
タ１のベース電流を制限し、また抵抗４は、ＭＯＳ型ト
ランジスタ２のゲートへの時定数を決定する因子となっ
ている。このＴＴＬ−ＣＭＯＳ出力段の要部構成におけ
る抵抗４、６の抵抗値は、それぞれ極めて低く、ほとん
ど零である。図１（ｂ）において、出力端子BSに現れる
出力信号は、言うまでもなく、入力信号に対応するもの
であるが、該出力端子に供給され得る電流値は、約３０
ミリアンペア程度となる。この電流は、バイポーラ型ト
ランジスタ１によってもたらされるためである。
【００１２】この電流値を有する出力信号が、ＴＴＬの
規格を考慮すれば、該規格を満たしていることは明白で
ある、と理解されるであろう。次に、ＴＴＬの規格に対
し互換性を保ちながら、ＴＴＬレベルにおいてスイッチ
ング速度を上げるには、図２（ａ）に示すように、イン
バータ５の次段に接続されるダイオード７を第２のスイ
ッチング制御入力チャンネルに付加すれば良い。このダ
イオードによって、出力端子BSの出力信号におけるハイ
レベル状態の電圧値は、（ＶDD−２Ｖbe）の値まで回復
させることができる。ここで、Ｖbeとは、導通状態の場
合における、バイポーラ型トランジスタ１のベース・エ
ミッタ間の電圧降下である。
規格を考慮すれば、該規格を満たしていることは明白で
ある、と理解されるであろう。次に、ＴＴＬの規格に対
し互換性を保ちながら、ＴＴＬレベルにおいてスイッチ
ング速度を上げるには、図２（ａ）に示すように、イン
バータ５の次段に接続されるダイオード７を第２のスイ
ッチング制御入力チャンネルに付加すれば良い。このダ
イオードによって、出力端子BSの出力信号におけるハイ
レベル状態の電圧値は、（ＶDD−２Ｖbe）の値まで回復
させることができる。ここで、Ｖbeとは、導通状態の場
合における、バイポーラ型トランジスタ１のベース・エ
ミッタ間の電圧降下である。
【００１３】図２（ｂ）は、入力端子BEと出力端子BSと
に現れるロジック信号を示すタイミングチャートであ
る。ダイオード７を考慮すると、出力信号の電圧値は、
０〜約３．２ボルトの間に存在することになり、これに
よって、ＴＴＬの規格を満足させることが可能となると
ともに、ローレベル状態からハイレベル状態への（ある
いはその逆への）スイッチング時間を減少させることが
可能となる。ここで、ダイオード７は、シリコン型のダ
イオードによって形成しても良い。あるいは、ダイオー
ド７は、バイポーラ型トランジスタ１より容量の小さい
他の型の（ベースとコレクタとを短絡状態にした）バイ
ポーラ型トランジスタであっても良い。これは、ベース
電流はエミッタ電流よりも小さいからである。
に現れるロジック信号を示すタイミングチャートであ
る。ダイオード７を考慮すると、出力信号の電圧値は、
０〜約３．２ボルトの間に存在することになり、これに
よって、ＴＴＬの規格を満足させることが可能となると
ともに、ローレベル状態からハイレベル状態への（ある
いはその逆への）スイッチング時間を減少させることが
可能となる。ここで、ダイオード７は、シリコン型のダ
イオードによって形成しても良い。あるいは、ダイオー
ド７は、バイポーラ型トランジスタ１より容量の小さい
他の型の（ベースとコレクタとを短絡状態にした）バイ
ポーラ型トランジスタであっても良い。これは、ベース
電流はエミッタ電流よりも小さいからである。
【００１４】図２（ａ）に示す実施例では、ＴＴＬの規
格対する互換性によって、０．４ボルトより小さいロー
レベル状態で３２ミリアンペアの電流を供給することが
可能である。また、該ローレベル状態を得るために、ト
ランジスタ２として例えば広帯域のｎ−ＭＯＳ型を用い
ることによって、さらに、ダイオード７およびバイポー
ラ型トランジスタとして例えばｎｐｎトランジスタを用
いることによって、電圧偏位に制限を加えて、スイッチ
ング速度を速くすることが可能となる。
格対する互換性によって、０．４ボルトより小さいロー
レベル状態で３２ミリアンペアの電流を供給することが
可能である。また、該ローレベル状態を得るために、ト
ランジスタ２として例えば広帯域のｎ−ＭＯＳ型を用い
ることによって、さらに、ダイオード７およびバイポー
ラ型トランジスタとして例えばｎｐｎトランジスタを用
いることによって、電圧偏位に制限を加えて、スイッチ
ング速度を速くすることが可能となる。
【００１５】次に、図３（ａ）および同図（ｂ）の各々
は、この発明によるＴＴＬ−ＣＭＯＳ出力段における第
１、第２実施例の構成を示すブロック図である。これら
実施例は、前述したＣＭＯＳレベルに対しスイッチング
互換性を供給することが必要な場合に用いられる。ま
ず、図３（ａ）に示す第１実施例は、補助的なＭＯＳ型
トランジスタ８を付加したものとなっている。このＭＯ
Ｓ型トランジスタ８では、そのドレインが電源電圧ＶDD
に、また、そのソースがバイポーラ型トランジスタ１と
ＭＯＳ型トランジスタ２との接続点に、そして、そのゲ
ートがインバータ３の出力端にそれぞれ接続されてい
る。この第１実施例では、ＭＯＳ型トランジスタ８が導
通状態となった場合に、出力端子BSの出力信号を電源電
圧ＶDDとすることが可能である。
は、この発明によるＴＴＬ−ＣＭＯＳ出力段における第
１、第２実施例の構成を示すブロック図である。これら
実施例は、前述したＣＭＯＳレベルに対しスイッチング
互換性を供給することが必要な場合に用いられる。ま
ず、図３（ａ）に示す第１実施例は、補助的なＭＯＳ型
トランジスタ８を付加したものとなっている。このＭＯ
Ｓ型トランジスタ８では、そのドレインが電源電圧ＶDD
に、また、そのソースがバイポーラ型トランジスタ１と
ＭＯＳ型トランジスタ２との接続点に、そして、そのゲ
ートがインバータ３の出力端にそれぞれ接続されてい
る。この第１実施例では、ＭＯＳ型トランジスタ８が導
通状態となった場合に、出力端子BSの出力信号を電源電
圧ＶDDとすることが可能である。
【００１６】この第１実施例は、図１に示した出力段の
要部構成に対して補助的なＭＯＳ型トランジスタ８を付
加した構成となっている。しかしながら、図３（ａ）に
示す第１実施例は、これに制限されるものではないのは
言うまでもない。例えば、ＣＭＯＳレベルの互換性を得
るために、図２（ａ）に示す構成に、補助的なＭＯＳ型
トランジスタを付加しても良い。この場合の構成は、図
３（ｂ）に示すようなものとなり、図３（ａ）に示す場
合と同様に、補助的なＭＯＳ型トランジスタ８が付加さ
れる。しかしながら、図３（ｂ）に示す構成では、非常
に大きい電圧の回復が、ＭＯＳ型トランジスタ８によっ
て行われる。これは、ダイオード７のために電圧値が
（ＶDD−２Ｖbe）の値まで回復した出力端子BSにおい
て、ＭＯＳ型トランジスタ８が導通状態となると、電源
電圧ＶDDが印加されるためである。
要部構成に対して補助的なＭＯＳ型トランジスタ８を付
加した構成となっている。しかしながら、図３（ａ）に
示す第１実施例は、これに制限されるものではないのは
言うまでもない。例えば、ＣＭＯＳレベルの互換性を得
るために、図２（ａ）に示す構成に、補助的なＭＯＳ型
トランジスタを付加しても良い。この場合の構成は、図
３（ｂ）に示すようなものとなり、図３（ａ）に示す場
合と同様に、補助的なＭＯＳ型トランジスタ８が付加さ
れる。しかしながら、図３（ｂ）に示す構成では、非常
に大きい電圧の回復が、ＭＯＳ型トランジスタ８によっ
て行われる。これは、ダイオード７のために電圧値が
（ＶDD−２Ｖbe）の値まで回復した出力端子BSにおい
て、ＭＯＳ型トランジスタ８が導通状態となると、電源
電圧ＶDDが印加されるためである。
【００１７】図３（ｃ）は、第１あるいは第２実施例の
動作を示すタイミングチャートであり、入力端子BEに現
れる入力信号と電圧値が「０」、「５」ボルトとなるＣ
ＭＯＳレベルの出力信号とを示している。
動作を示すタイミングチャートであり、入力端子BEに現
れる入力信号と電圧値が「０」、「５」ボルトとなるＣ
ＭＯＳレベルの出力信号とを示している。
【００１８】図１（ａ）、図２（ａ）および図３（ａ）
に示した各実施例では、バイポーラ型トランジスタ１に
はｎｐｎトランジスタが用いられ、ＭＯＳ型トランジス
タ２にはｎ−ＭＯＳ型が用いられたが、本願発明はこれ
にはとらわれない。また、補助的なＭＯＳ型トランジス
タ８には、ｐ−ＭＯＳ型の相補トランジスタを用いても
良い。
に示した各実施例では、バイポーラ型トランジスタ１に
はｎｐｎトランジスタが用いられ、ＭＯＳ型トランジス
タ２にはｎ−ＭＯＳ型が用いられたが、本願発明はこれ
にはとらわれない。また、補助的なＭＯＳ型トランジス
タ８には、ｐ−ＭＯＳ型の相補トランジスタを用いても
良い。
【００１９】次に、この発明によるＴＴＬ−ＣＭＯＳ出
力段を製造するにあたって、素子レベル程度の詳細構成
について図４を参照して説明する。通常では、インバー
タ３にはＢｉ−ＣＭＯＳ型が用いられ、また、インバー
タ５にはＣＭＯＳ型が用いられる。これらインバータの
特性における詳細な記載は、（Pierre Hirschauer）著
『Ｂｉ−ＣＭＯＳ技術（BICMOS technology）』（1989
年5月第544号、TLE magazine）にある。
力段を製造するにあたって、素子レベル程度の詳細構成
について図４を参照して説明する。通常では、インバー
タ３にはＢｉ−ＣＭＯＳ型が用いられ、また、インバー
タ５にはＣＭＯＳ型が用いられる。これらインバータの
特性における詳細な記載は、（Pierre Hirschauer）著
『Ｂｉ−ＣＭＯＳ技術（BICMOS technology）』（1989
年5月第544号、TLE magazine）にある。
【００２０】図４において、図１（ａ）、図２（ａ）お
よび図３（ａ）と機能的に同一の素子には同一符号が付
与されており、図４に示す実施例は、これらの図に対し
て補助的なスイッチング用のトランジスタ１１，１２，
１３を付加した構成となっている。これらトランジスタ
１１，１２，１３は、それぞれ都合良くＭＯＳ型で構成
される。トランジスタ１１，１３は、基準電圧ＶSSとバ
イポーラ型トランジスタ１のゲートとの間に介挿され、
またトランジスタ１２は、基準電圧ＶSSとＭＯＳ型トラ
ンジスタ２のゲートとの間に介挿される。トランジスタ
１２，１３は、この実施例におけるロジック入力信号に
よって制御されるので、インバータ３のスイッチングよ
り先んじて動作が行われる。また、トランジスタ１１
は、インバータ５への入力信号、すなわち、ＭＯＳ型ト
ランジスタ２のゲートに供給される信号によって制御さ
れる。この構成によって、トランジスタ１１，１２，１
３は、バイポーラ型トランジスタ１とＭＯＳ型トランジ
スタ２とのスイッチング命令に対し先んじて動作を行う
ことが可能となっている。
よび図３（ａ）と機能的に同一の素子には同一符号が付
与されており、図４に示す実施例は、これらの図に対し
て補助的なスイッチング用のトランジスタ１１，１２，
１３を付加した構成となっている。これらトランジスタ
１１，１２，１３は、それぞれ都合良くＭＯＳ型で構成
される。トランジスタ１１，１３は、基準電圧ＶSSとバ
イポーラ型トランジスタ１のゲートとの間に介挿され、
またトランジスタ１２は、基準電圧ＶSSとＭＯＳ型トラ
ンジスタ２のゲートとの間に介挿される。トランジスタ
１２，１３は、この実施例におけるロジック入力信号に
よって制御されるので、インバータ３のスイッチングよ
り先んじて動作が行われる。また、トランジスタ１１
は、インバータ５への入力信号、すなわち、ＭＯＳ型ト
ランジスタ２のゲートに供給される信号によって制御さ
れる。この構成によって、トランジスタ１１，１２，１
３は、バイポーラ型トランジスタ１とＭＯＳ型トランジ
スタ２とのスイッチング命令に対し先んじて動作を行う
ことが可能となっている。
【００２１】なお、ＣＭＯＳレベルでのスイッチングを
可能にする、補助的なＭＯＳ型トランジスタ８に関する
限りでは、該トランジスタを１あるいは２の縦続接続で
構成しても良い。また、インバータ３，５は、通常の３
ステート・インバータから構成しても良い。さらに、上
述した実施例に対し、例えば、トランジスタを追加ある
いは除去等の種々の修正を加えることも可能である。
可能にする、補助的なＭＯＳ型トランジスタ８に関する
限りでは、該トランジスタを１あるいは２の縦続接続で
構成しても良い。また、インバータ３，５は、通常の３
ステート・インバータから構成しても良い。さらに、上
述した実施例に対し、例えば、トランジスタを追加ある
いは除去等の種々の修正を加えることも可能である。
【００２２】
【発明の効果】以上説明したように、この発明によれ
ば、ＴＴＬレベルあるいはＣＭＯＳレベルのどちらか一
方に対し互換性を有する出力信号を生成することのでき
るＴＴＬ−ＣＭＯＳ出力段を提供することができる。
ば、ＴＴＬレベルあるいはＣＭＯＳレベルのどちらか一
方に対し互換性を有する出力信号を生成することのでき
るＴＴＬ−ＣＭＯＳ出力段を提供することができる。
【図１】（ａ）はこの発明によるＴＴＬ−ＣＭＯＳ出力
段の要部構成を示すブロック図であり、（ｂ）はその各
部の信号を示すタイミングチャートである。
段の要部構成を示すブロック図であり、（ｂ）はその各
部の信号を示すタイミングチャートである。
【図２】（ａ）は入力ロジック信号をＴＴＬレベルに適
合させるＴＴＬ−ＣＭＯＳ出力段の要部構成を示すブロ
ック図であり、（ｂ）はその各部の信号を示すタイミン
グチャートである。
合させるＴＴＬ−ＣＭＯＳ出力段の要部構成を示すブロ
ック図であり、（ｂ）はその各部の信号を示すタイミン
グチャートである。
【図３】（ａ）は入力ロジック信号をＣＭＯＳレベルに
適合させる第１実施例の構成を示すブロック図であり、
（ｂ）は入力ロジック信号をＣＭＯＳレベルに適合させ
る第２実施例の構成を示すブロック図であり、（ｃ）は
第１、２実施例の各部の信号を示すタイミングチャート
である。
適合させる第１実施例の構成を示すブロック図であり、
（ｂ）は入力ロジック信号をＣＭＯＳレベルに適合させ
る第２実施例の構成を示すブロック図であり、（ｃ）は
第１、２実施例の各部の信号を示すタイミングチャート
である。
【図４】図３（ｂ）に示した第２実施例の改良例の構成
を示すブロック図である。
を示すブロック図である。
【符号の説明】 １ バイポーラ型トランジスタ ２ ＭＯＳ型トランジスタ ３ インバータ（第１のインバータ） ４ 抵抗（第１の抵抗） ５ インバータ（第２のインバータ） ６ 抵抗（第２の抵抗）
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (8)
- 【請求項１】 バイポーラ型トランジスタとＭＯＳ型ト
ランジスタとを、電源電圧と基準電圧との間に直列に接
続し、前記バイポーラ型トランジスタと前記ＭＯＳ型ト
ランジスタとの接続点をこの出力端子として形成し、 第１のインバータと第１の抵抗とから第１のスイッチン
グ制御入力チャンネルを構成し、前記第１のインバータ
の入力端をこの入力端子として形成する一方、前記第１
のインバータの出力端を前記第１の抵抗を介して前記Ｍ
ＯＳ型トランジスタのゲートに接続し、 第２のインバータと第２の抵抗とから第２のスイッチン
グ制御入力チャンネルを構成し、前記第２のインバータ
の入力端を前記第１のインバータの出力端に接続する一
方、前記第２のインバータの出力端を前記第２の抵抗を
介して前記バイポーラ型トランジスタのベースに接続
し、 前記第１および第２の抵抗の抵抗値が、スイッチング時
における過渡電流を制限する一方、前記バイポーラ型ト
ランジスタに供給される平均電流を制限するように決定
されていることを特徴とするＴＴＬ−ＣＭＯＳ出力段。 - 【請求項２】 前記第１および第２のインバータは、そ
れぞれＢｉ−ＣＭＯＳ型、ＣＭＯＳ型であることを特徴
とする請求項１に記載のＴＴＬ−ＣＭＯＳ出力段。 - 【請求項３】 前記第２のインバータの後段にダイオー
ドを備え、前記電源電圧の値をＶDDとし、前記バイポー
ラ型トランジスタの導通状態におけるベース・エミッタ
間の電位差をＶbeとして、前記出力端子における出力信
号がハイレベル状態であるときの電圧値を（ＶDD−２Ｖ
be）に回復させることを特徴とする請求項１に記載のＴ
ＴＬ−ＣＭＯＳ出力段。 - 【請求項４】 前記ダイオードは、前記バイポーラ型ト
ランジスタとは異なる、ベースとコレクタとを短絡させ
たバイポーラ型トランジスタより形成されたことを特徴
とする請求項３に記載のＴＴＬ−ＣＭＯＳ出力段。 - 【請求項５】 ドレインが前記電源電圧に接続され、ソ
ースが前記バイポーラ型トランジスタと前記ＭＯＳ型ト
ランジスタとの接続点に接続され、ゲートが前記第１の
インバータの出力端に接続された補助ＭＯＳ型トランジ
スタを備え、この補助ＭＯＳ型トランジスタが導通状態
となった場合に、前記出力端子に前記電源電圧が印加さ
れることを特徴とする請求項１に記載のＴＴＬ−ＣＭＯ
Ｓ出力段。 - 【請求項６】 前記バイポーラ型トランジスタはｎｐｎ
型であり、前記ＭＯＳ型トランジスタはｎ−ＭＯＳ型で
あることを特徴とする請求項１に記載のＴＴＬ−ＣＭＯ
Ｓ出力段。 - 【請求項７】 前記補助ＭＯＳ型トランジスタはｐ−Ｍ
ＯＳ型であることを特徴とする請求項５または６に記載
のＴＴＬ−ＣＭＯＳ出力段。 - 【請求項８】 前記バイポーラ型トランジスタと前記Ｍ
ＯＳ型トランジスタとのスイッチング指令に先んじて動
作を行う補助的なスイッチングトランジスタを備えたこ
とを特徴とする請求項５，６また７に記載のＴＴＬ−Ｃ
ＭＯＳ出力段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9200542 | 1992-01-20 | ||
| FR9200542A FR2686469B1 (fr) | 1992-01-20 | 1992-01-20 | Etage de sortie ttl-cmos pour circuit integre. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661436A true JPH0661436A (ja) | 1994-03-04 |
Family
ID=9425785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5007962A Pending JPH0661436A (ja) | 1992-01-20 | 1993-01-20 | Ｔｔｌ−ｃｍｏｓ出力段 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5361004A (ja) |
| EP (1) | EP0553020B1 (ja) |
| JP (1) | JPH0661436A (ja) |
| DE (1) | DE69304722T2 (ja) |
| FR (1) | FR2686469B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5738348A (en) * | 1994-12-26 | 1998-04-14 | Seiko Epson Corporation | Sheet feeder |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69315350T2 (de) * | 1993-12-23 | 1998-06-10 | Sgs Thomson Microelectronics | Eine kombinierte CMOS und NPN Ausgangs-Pull-up-Schaltung |
| US6294959B1 (en) | 1999-11-12 | 2001-09-25 | Macmillan Bruce E. | Circuit that operates in a manner substantially complementary to an amplifying device included therein and apparatus incorporating same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103230A (ja) * | 1981-12-16 | 1983-06-20 | Hitachi Ltd | スイツチング回路 |
| KR910008521B1 (ko) * | 1983-01-31 | 1991-10-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체집적회로 |
| JPS60224325A (ja) * | 1984-04-23 | 1985-11-08 | Nec Corp | ３ステ−ト出力回路 |
| US4717847A (en) * | 1985-04-29 | 1988-01-05 | Harris Corporation | TTL compatible CMOS input buffer |
| JPS61274512A (ja) * | 1985-05-30 | 1986-12-04 | Oki Electric Ind Co Ltd | 出力バツフア回路 |
| JPS62230221A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | バツフア回路 |
| JPS6471325A (en) * | 1987-09-11 | 1989-03-16 | Fujitsu Ltd | Bipolar cmos inverter |
| US4975600A (en) * | 1988-05-25 | 1990-12-04 | Texas Instruments Incorporated | Bicmos TTL output driver circuit |
| US4847522A (en) * | 1988-06-08 | 1989-07-11 | Maxim Integrated Products | CMOS amplifier/driver stage with output disable feature |
| JPH03158018A (ja) * | 1989-11-15 | 1991-07-08 | Nec Corp | 入力回路 |
| US5087841A (en) * | 1990-04-09 | 1992-02-11 | National Semiconductor Corporation | TTL to CMOS translating circuits without static current |
-
1992
- 1992-01-20 FR FR9200542A patent/FR2686469B1/fr not_active Expired - Fee Related
-
1993
- 1993-01-19 EP EP93400117A patent/EP0553020B1/fr not_active Expired - Lifetime
- 1993-01-19 DE DE69304722T patent/DE69304722T2/de not_active Expired - Lifetime
- 1993-01-20 JP JP5007962A patent/JPH0661436A/ja active Pending
- 1993-01-21 US US08/007,135 patent/US5361004A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5738348A (en) * | 1994-12-26 | 1998-04-14 | Seiko Epson Corporation | Sheet feeder |
Also Published As
| Publication number | Publication date |
|---|---|
| US5361004A (en) | 1994-11-01 |
| EP0553020B1 (fr) | 1996-09-18 |
| DE69304722D1 (de) | 1996-10-24 |
| FR2686469A1 (fr) | 1993-07-23 |
| DE69304722T2 (de) | 1997-04-03 |
| FR2686469B1 (fr) | 1994-04-08 |
| EP0553020A1 (fr) | 1993-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020806 |