JP2570492B2 - 半導体回路 - Google Patents
半導体回路Info
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- JP2570492B2 JP2570492B2 JP2327915A JP32791590A JP2570492B2 JP 2570492 B2 JP2570492 B2 JP 2570492B2 JP 2327915 A JP2327915 A JP 2327915A JP 32791590 A JP32791590 A JP 32791590A JP 2570492 B2 JP2570492 B2 JP 2570492B2
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- Japan
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- circuit
- channel
- output point
- nmos
- logic circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体回路に関し、特にBiCMOS論理回路に関
する。
する。
従来提案されているBiCMOS論理回路は、NOR系,NAND系
等で入力信号の論理積・論理和の反転信号を出力する回
路であり、OR系,AND系等の論理出力が必要がある場合に
は第４図に示すようにCMOS論理回路401で反転論理信号
出力をつくり、これをBiCMOSのインバータ回路501に入
力してBiCMOS回路501の出力として正転信号を得てい
た。
等で入力信号の論理積・論理和の反転信号を出力する回
路であり、OR系,AND系等の論理出力が必要がある場合に
は第４図に示すようにCMOS論理回路401で反転論理信号
出力をつくり、これをBiCMOSのインバータ回路501に入
力してBiCMOS回路501の出力として正転信号を得てい
た。
第４図において、入力A,B,Cに対して、CMOS論理回路4
01の出力は となり、BiCMOSインバータ502でこれをもう一度反転す
ることによりＡ・Ｂ＋Ｃを出力として得るわけである。
01の出力は となり、BiCMOSインバータ502でこれをもう一度反転す
ることによりＡ・Ｂ＋Ｃを出力として得るわけである。
また、集積回路の設計時には、負荷配線長の見積りの
誤りなどで論理回路の駆動能力不足が生じ、大容量を高
速に駆動できるバッファ回路を論理回路の出力と負荷配
線の間に挿入設置する場合が生じるが、このバッファ回
路もBiCMOS回路では入力と出力が同相の回路がないた
め、CMOSインバータとBiCMOSインバータを直列接続して
バッファ回路としていた。
誤りなどで論理回路の駆動能力不足が生じ、大容量を高
速に駆動できるバッファ回路を論理回路の出力と負荷配
線の間に挿入設置する場合が生じるが、このバッファ回
路もBiCMOS回路では入力と出力が同相の回路がないた
め、CMOSインバータとBiCMOSインバータを直列接続して
バッファ回路としていた。
上述した従来回路によるAND系（あるいはOR系）論理
の実現法においては、NAND系（あるいはNOR系）の論理
をさらに反転するという２段階を必要とするため論理ゲ
ート段数が増加し、スイッチングの高速化が阻害される
という問題点があり、また、同相のバッファ回路をCMOS
インバータ＋BiCMOSインバータで構成する場合にも同様
に論理ゲート段数の増加による高速化の阻害が生じると
いう問題点があった。
の実現法においては、NAND系（あるいはNOR系）の論理
をさらに反転するという２段階を必要とするため論理ゲ
ート段数が増加し、スイッチングの高速化が阻害される
という問題点があり、また、同相のバッファ回路をCMOS
インバータ＋BiCMOSインバータで構成する場合にも同様
に論理ゲート段数の増加による高速化の阻害が生じると
いう問題点があった。
本発明は、この問題点を解決するために、同相のバッ
ファおよびAND（OR系）の論理を実現することができBiC
MOS回路を提供することを目的としている。
ファおよびAND（OR系）の論理を実現することができBiC
MOS回路を提供することを目的としている。
本発明の半導体回路は、CMOS論理回路と、このＮチャ
ネルMOS部と同一接続構成のNMOS論理部とゲートをCMOS
論理回路の出力点に接続された第１のＮチャネルMOSFET
が電源と接地間に直列接続されてその接続点を出力点と
する部分回路と、ソースが電源にドレインが部分回路の
出力点に接続され、ゲートがCMOS論理回路の出力点が接
続されたＰチャネルMOSFETと、コレクタが電源に接続さ
れ、ベースが部分回路の出力点に接続されたNPNバイポ
ーラトランジスタと、ドレインが前記NPNバイポーラト
ランジスタのエミッタと接続されるとともに出力端子と
なり、ゲートがCMOS論理回路の出力点と接続され、ソー
スが接地された第２のＮチャネルMOSFETとを備えてい
る。
ネルMOS部と同一接続構成のNMOS論理部とゲートをCMOS
論理回路の出力点に接続された第１のＮチャネルMOSFET
が電源と接地間に直列接続されてその接続点を出力点と
する部分回路と、ソースが電源にドレインが部分回路の
出力点に接続され、ゲートがCMOS論理回路の出力点が接
続されたＰチャネルMOSFETと、コレクタが電源に接続さ
れ、ベースが部分回路の出力点に接続されたNPNバイポ
ーラトランジスタと、ドレインが前記NPNバイポーラト
ランジスタのエミッタと接続されるとともに出力端子と
なり、ゲートがCMOS論理回路の出力点と接続され、ソー
スが接地された第２のＮチャネルMOSFETとを備えてい
る。
次に本発明について図面を参照して説明する。第１図
は本発明の第１の実施例である同相バッファ回路図であ
る。ＰチャネルMOSFET（以下PMOSと略す）107とＮチャ
ネルMOSFET（以下NMOSと略す）108で構成するCMOS論理
回路101は入力Ｉに対して反転出力を発生する回路であ
り、CMOS論理回路101の出力は、ドレインが出力端子Ｏ
に接続され、ソースが設置されたNMOS106のゲートとド
レインがNMOS論理部103に接続されソースが設置されたN
MOS110のゲートとドレインが部分回路102の出力点に接
続され、ソースが電源に接続されたPMOS104のゲートに
接続されたPMOS104のゲートに接続されている。また、N
MOS論理部103を構成するNMOS109とNMOS110から成る部分
回路102は入力Ｉに対して同相の出力を発生する回路で
出力点はコレクタが電源VDDにエミッタが出力端子Ｏに
接続されたNPNバイポーラトランジスタ105のベースに接
続されている。入力Ｉが１から０に変化する場合には、
PMOS107が導通し、NMOS108が非導通となるのでCMOS論理
回路108の出力点は接地電位からVDDの電位まで上昇し、
NMOS106を非導通から導通へと変化させる。一方、NMOS1
09は入力Ｉが０レベルとなるので非導通となり、またNM
OS110はCMOS論理回路101の出力点とゲートが接続されて
いるため、部分回路102の出力点の電位は接地電位に向
けて下降する。またPMOS104はゲートがCMOS論理回路101
の出力点と接続されているため非導通となり、NPNバイ
ポーラトランジスタ105のベース電位が下降するため、N
PNバイポーラトランジスタ105は非導通となり出力点Ｏ
の電位は接地電位に向けて下降し、０レベルを出力す
る。逆に入力Ｉが０から１に変化する場合には、PMOS10
7は非導通となりNMOS108が導通となるのでCMOS論理回路
101の出力点の電位は接地電位に向かって下降し、NMOS1
06を非導通へと導く。また入力Ｉが１レベルになること
により、NMOS109が先ず導通し、部分回路102の出力点の
電位はNMOS109とNMOS110の導通時抵抗比で定められる電
位に向かって上昇を開始するが、CMOS論理回路101のス
イッチングに伴ってNMOS110及びPMOS104のそれぞれのゲ
ート電位が下降するのでNMOS110は急速に非導通にな
り、PMOS104は急速に導通状態に移るため、部分回路102
の出力点の電位、即ちNPNバイポーラトランジスタ105の
ベース電位は急速にVDDの電位に向かって上昇し、NPNバ
イポーラトランジスタ105が導通し、出力端子Ｏの電位
はVDDからNPNバイポーラトランジスタ105のベース・エ
ミッタ間のビルト−イン−ポテンシャル（built−in−p
otential）VF分低下した値に向かって上昇し、１レベル
となる。即ち、本実施例の回路によれば入力Ｉが０レベ
ルの時に出力端子Ｏも０レベルとなり、入力Ｉが１レベ
ルの時に出力端子も１レベルとなる入力と出力が同相の
BiCMOSバッファ回路が実現でき、また入力端子から出力
端子までのゲート段数が従来と比較して少ない段数で実
現可能であるため高速動作が可能である。
は本発明の第１の実施例である同相バッファ回路図であ
る。ＰチャネルMOSFET（以下PMOSと略す）107とＮチャ
ネルMOSFET（以下NMOSと略す）108で構成するCMOS論理
回路101は入力Ｉに対して反転出力を発生する回路であ
り、CMOS論理回路101の出力は、ドレインが出力端子Ｏ
に接続され、ソースが設置されたNMOS106のゲートとド
レインがNMOS論理部103に接続されソースが設置されたN
MOS110のゲートとドレインが部分回路102の出力点に接
続され、ソースが電源に接続されたPMOS104のゲートに
接続されたPMOS104のゲートに接続されている。また、N
MOS論理部103を構成するNMOS109とNMOS110から成る部分
回路102は入力Ｉに対して同相の出力を発生する回路で
出力点はコレクタが電源VDDにエミッタが出力端子Ｏに
接続されたNPNバイポーラトランジスタ105のベースに接
続されている。入力Ｉが１から０に変化する場合には、
PMOS107が導通し、NMOS108が非導通となるのでCMOS論理
回路108の出力点は接地電位からVDDの電位まで上昇し、
NMOS106を非導通から導通へと変化させる。一方、NMOS1
09は入力Ｉが０レベルとなるので非導通となり、またNM
OS110はCMOS論理回路101の出力点とゲートが接続されて
いるため、部分回路102の出力点の電位は接地電位に向
けて下降する。またPMOS104はゲートがCMOS論理回路101
の出力点と接続されているため非導通となり、NPNバイ
ポーラトランジスタ105のベース電位が下降するため、N
PNバイポーラトランジスタ105は非導通となり出力点Ｏ
の電位は接地電位に向けて下降し、０レベルを出力す
る。逆に入力Ｉが０から１に変化する場合には、PMOS10
7は非導通となりNMOS108が導通となるのでCMOS論理回路
101の出力点の電位は接地電位に向かって下降し、NMOS1
06を非導通へと導く。また入力Ｉが１レベルになること
により、NMOS109が先ず導通し、部分回路102の出力点の
電位はNMOS109とNMOS110の導通時抵抗比で定められる電
位に向かって上昇を開始するが、CMOS論理回路101のス
イッチングに伴ってNMOS110及びPMOS104のそれぞれのゲ
ート電位が下降するのでNMOS110は急速に非導通にな
り、PMOS104は急速に導通状態に移るため、部分回路102
の出力点の電位、即ちNPNバイポーラトランジスタ105の
ベース電位は急速にVDDの電位に向かって上昇し、NPNバ
イポーラトランジスタ105が導通し、出力端子Ｏの電位
はVDDからNPNバイポーラトランジスタ105のベース・エ
ミッタ間のビルト−イン−ポテンシャル（built−in−p
otential）VF分低下した値に向かって上昇し、１レベル
となる。即ち、本実施例の回路によれば入力Ｉが０レベ
ルの時に出力端子Ｏも０レベルとなり、入力Ｉが１レベ
ルの時に出力端子も１レベルとなる入力と出力が同相の
BiCMOSバッファ回路が実現でき、また入力端子から出力
端子までのゲート段数が従来と比較して少ない段数で実
現可能であるため高速動作が可能である。
第２図は、本発明を入力A,B,Cに対してＯ＝Ａ・Ｂ＋
Ｃとする論理回路に適用した第２の実施例である。本実
施例の場合はCMOS論理回路101aがPMOS201,202,203とNMO
S204,205,206で構成され、A,B,Cの入力に対してＡ・Ｂ
＋Ｃ＝１の時に出力点が０レベルとなり、A.B＋Ｃ＝０
の時に出力点が１レベルとなること、及び、NMOS論理部
103aがCMOS論理回路101aのNMOS側の構成と同じく直列に
接続されたNMOS208及び209とこれと並列に接続されたNM
OS207で構成され、NMOS論理部103aとNMOS110から成る部
分回路がＡ・Ｂ＋Ｃ＝０の時に出力点が０レベルとな
り、Ａ・Ｂ＋Ｃ＝１の時に出力点が１レベルとなる点が
第１図の第１の実施例と異なる点であり、他の構成は第
１の実施例と同一である。また動作に関しても第１の実
施例とCMOS論理回路101を101aに部分回路102を102aに置
き換え、入力Ｉ＝０を入力Ａ・Ｂ＋Ｃ＝０と、入力Ｉ＝
１を入力Ａ・Ｂ＋Ｃ＝１と置き換えたものと同一であ
る。即ち、Ａ・Ｂ＋Ｃ＝０の時にはNMOS106が導通とな
りNPNバイポーラトランジスタ105が非導通となるので出
力端子Ｏのレベルは０レベルとなり、またＡ・Ｂ＋Ｃ＝
１の時にはNMOS106が非導通となり、NPNバイポーラトラ
ンジスタ105が導通となるため出力端子Ｏのレベルは１
レベルとなるのでＯ＝Ａ・Ｂ＋Ｃの論理を実現すること
ができる。本実施例においてもＡ・Ｂ＋Ｃ＝０からＡ・
Ｂ＋Ｃ＝１に変わる時には第１図の第１の実施例と同じ
く、部分回路の出力点は先ずNMOS208とNMOS209の直列回
路か又はNMOS107の少なくとも一方を通して充電が開始
され、次にCMOS論理回路101aの出力変化に伴ってPMOS10
4で急速に充電する構成・動作となっているので、第４
図の従来例の回路では同一の論理を実現するのに３段分
の論理ゲート遅延が生じるのに対して本実施例では２段
分の論理ゲート遅延となり高速動作が可能である。
Ｃとする論理回路に適用した第２の実施例である。本実
施例の場合はCMOS論理回路101aがPMOS201,202,203とNMO
S204,205,206で構成され、A,B,Cの入力に対してＡ・Ｂ
＋Ｃ＝１の時に出力点が０レベルとなり、A.B＋Ｃ＝０
の時に出力点が１レベルとなること、及び、NMOS論理部
103aがCMOS論理回路101aのNMOS側の構成と同じく直列に
接続されたNMOS208及び209とこれと並列に接続されたNM
OS207で構成され、NMOS論理部103aとNMOS110から成る部
分回路がＡ・Ｂ＋Ｃ＝０の時に出力点が０レベルとな
り、Ａ・Ｂ＋Ｃ＝１の時に出力点が１レベルとなる点が
第１図の第１の実施例と異なる点であり、他の構成は第
１の実施例と同一である。また動作に関しても第１の実
施例とCMOS論理回路101を101aに部分回路102を102aに置
き換え、入力Ｉ＝０を入力Ａ・Ｂ＋Ｃ＝０と、入力Ｉ＝
１を入力Ａ・Ｂ＋Ｃ＝１と置き換えたものと同一であ
る。即ち、Ａ・Ｂ＋Ｃ＝０の時にはNMOS106が導通とな
りNPNバイポーラトランジスタ105が非導通となるので出
力端子Ｏのレベルは０レベルとなり、またＡ・Ｂ＋Ｃ＝
１の時にはNMOS106が非導通となり、NPNバイポーラトラ
ンジスタ105が導通となるため出力端子Ｏのレベルは１
レベルとなるのでＯ＝Ａ・Ｂ＋Ｃの論理を実現すること
ができる。本実施例においてもＡ・Ｂ＋Ｃ＝０からＡ・
Ｂ＋Ｃ＝１に変わる時には第１図の第１の実施例と同じ
く、部分回路の出力点は先ずNMOS208とNMOS209の直列回
路か又はNMOS107の少なくとも一方を通して充電が開始
され、次にCMOS論理回路101aの出力変化に伴ってPMOS10
4で急速に充電する構成・動作となっているので、第４
図の従来例の回路では同一の論理を実現するのに３段分
の論理ゲート遅延が生じるのに対して本実施例では２段
分の論理ゲート遅延となり高速動作が可能である。
第３図は本発明の第３の実施例の回路図であり、構成
上の第１図の第１の実施例との相違点はNMOS109aが閾値
電圧の小さいNMOSであること及びNMOS109と同様に閾値
電圧が小さくゲートとドレインが共通接続されたNMOS30
1が部分回路102と接地間に挿入されている点であり、NM
OS論理部103を構成するNMOS109aの閾値電圧を低い値に
設定することにより入力Ｉが０から１に変化した時の部
分回路102の出力点の初期充電値を高い値とすることが
でき、高速化に効果がある。一方、NMOS301の挿入によ
り、入力Ｉが０レベルの時に入力Ｉの電位（接地電位）
に対してNMOS109aのソースの電位をNMOS301の閾値電圧
分持ち上げておくことによりNMOS109aを非導通に保つこ
とができる。NMOS109a及び301の閾値電圧としては上述
の理由から0.1〜0.4V程度が望ましい。
上の第１図の第１の実施例との相違点はNMOS109aが閾値
電圧の小さいNMOSであること及びNMOS109と同様に閾値
電圧が小さくゲートとドレインが共通接続されたNMOS30
1が部分回路102と接地間に挿入されている点であり、NM
OS論理部103を構成するNMOS109aの閾値電圧を低い値に
設定することにより入力Ｉが０から１に変化した時の部
分回路102の出力点の初期充電値を高い値とすることが
でき、高速化に効果がある。一方、NMOS301の挿入によ
り、入力Ｉが０レベルの時に入力Ｉの電位（接地電位）
に対してNMOS109aのソースの電位をNMOS301の閾値電圧
分持ち上げておくことによりNMOS109aを非導通に保つこ
とができる。NMOS109a及び301の閾値電圧としては上述
の理由から0.1〜0.4V程度が望ましい。
以上説明したように、本発明は、少ない論理ゲート段
数で同相バッファ回路、AND系論理回路,OR系論理回路を
構成することができるので高速に動作させることができ
るという効果を有する。
数で同相バッファ回路、AND系論理回路,OR系論理回路を
構成することができるので高速に動作させることができ
るという効果を有する。
第１図は本発明の第１の実施例である入力と同相の出力
が得られるバッファ回路の回路図、第２図は本発明の第
２の実施例である論理回路の回路図、第３図は本発明の
第３の実施例の回路図、第４図は従来の回路構成を示す
回路図である。 101,101a,401……CMOS論理回路、102,102a……部分回
路、103,103a……NMOS論理部、104,107,201,202,203…
…PMOS、106,108,109,110,204,205,206,207,208,209…
…NMOS、109a,301……閾値電圧の低いNMOS、105……NPN
バイポーラトランジスタ、402……BiCMOSインバータ。
が得られるバッファ回路の回路図、第２図は本発明の第
２の実施例である論理回路の回路図、第３図は本発明の
第３の実施例の回路図、第４図は従来の回路構成を示す
回路図である。 101,101a,401……CMOS論理回路、102,102a……部分回
路、103,103a……NMOS論理部、104,107,201,202,203…
…PMOS、106,108,109,110,204,205,206,207,208,209…
…NMOS、109a,301……閾値電圧の低いNMOS、105……NPN
バイポーラトランジスタ、402……BiCMOSインバータ。
Claims (2)
- 【請求項１】CMOS論理回路と、前記CMOS論理回路のＮチ
ャネルMOS部と同一接続構成のNMOS論理部とゲートを前
記CMOS論理回路の出力点に接続された第１のＮチャネル
MOSFETが電源と接地間に直列接続されてその接続点を出
力点とする部分回路と、ソースが電源にドレインが前記
部分回路の出力点に接続されゲートが前記CMOS論理回路
の出力点に接続されたＰチャネルMOSFETと、コレクタが
電源に接続され、ベースが前記部分回路の出力点に接続
されたNPNバイポーラトランジスタと、ドレインが前記N
PNバイポーラトランジスタのエミッタと接続されるとと
もに出力端子となりゲートが前記CMOS論理回路の出力点
と接続され、ソースが接地された第２のＮチャネルMOSF
ETから成ることを特徴とする半導体回路。 - 【請求項２】第１のＮチャネルMOSFETと接地間にドレイ
ンとソースを共通接続して第１のＮチャネルMOSFETのソ
ースと接続し、ソースを接地に接続した第３のＮチャネ
ルMOSFETを設け、前記ＮチャネルMOS論理部を構成する
ＮチャネルMOSFETと前記第３のＮチャネルMOSFETの閾値
電圧を、前記CMOS論理回路のＮチャネルMOS部を構成す
るＮチャネルMOSFET及び前記第２のＮチャネルMOSFETの
閾値電圧より小さく設定したことを特徴とする請求項１
記載の半導体回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327915A JP2570492B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体回路 |
| KR1019910021488A KR950000352B1 (ko) | 1990-11-28 | 1991-11-28 | 반도체 논리회로 |
| EP19910120452 EP0488328A3 (en) | 1990-11-28 | 1991-11-28 | Bi-cmos type semiconductor logic circuit |
| US07/799,956 US5247214A (en) | 1990-11-28 | 1991-11-29 | Bi-cmos out buffer circuit for cmos logic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327915A JP2570492B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196920A JPH04196920A (ja) | 1992-07-16 |
| JP2570492B2 true JP2570492B2 (ja) | 1997-01-08 |
Family
ID=18204420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2327915A Expired - Lifetime JP2570492B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5247214A (ja) |
| EP (1) | EP0488328A3 (ja) |
| JP (1) | JP2570492B2 (ja) |
| KR (1) | KR950000352B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0552963B1 (en) * | 1992-01-22 | 1997-10-08 | Samsung Semiconductor, Inc. | Noninverting logic gate |
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US7554839B2 (en) * | 2006-09-30 | 2009-06-30 | Alpha & Omega Semiconductor, Ltd. | Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5490941A (en) * | 1977-12-26 | 1979-07-19 | Hitachi Ltd | Driving circuit of tristate type |
| DE3274039D1 (en) * | 1981-02-25 | 1986-12-04 | Toshiba Kk | Complementary mosfet logic circuit |
| JPS60223322A (ja) * | 1984-04-20 | 1985-11-07 | Hitachi Ltd | Ｃｍｏｓ半導体集積回路装置 |
| EP0209805B1 (en) * | 1985-07-22 | 1993-04-07 | Hitachi, Ltd. | Semiconductor device having bipolar transistor and insulated gate field effect transistor |
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| US4926069A (en) * | 1987-08-17 | 1990-05-15 | Nec Corporation | Bi-MOS circuit capable of high speed operation with low power consumption |
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