JPS639225A - バイポ−ラｍｏｓ論理ゲ−ト - Google Patents

バイポ−ラｍｏｓ論理ゲ−ト

Info

Publication number
JPS639225A
JPS639225A JP62159525A JP15952587A JPS639225A JP S639225 A JPS639225 A JP S639225A JP 62159525 A JP62159525 A JP 62159525A JP 15952587 A JP15952587 A JP 15952587A JP S639225 A JPS639225 A JP S639225A
Authority
JP
Japan
Prior art keywords
output
transistor
terminal
bipolar
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62159525A
Other languages
English (en)
Inventor
ケビン・エル・マツクローリン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPS639225A publication Critical patent/JPS639225A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/17—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using twistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、一般的には半導体集積回路ゲートに関するも
のであり、特に、ＣＭＯＳデバイスの高入力インピーダ
ンス、低電力消費及び、高雑音免疫性を持ち、一方では
、バイポーラ・デバイスに関連する高ドライブ可能出力
及びスイッチング速度の増加を維持しつつ、さらに、増
大した出力電圧の揺れ（ｓｗｉｎｇ）を供給するバイポ
ーラＭＯＳ（ＢＩＭＯＳ）論理ゲートに関する。
発明の背景 増大した半導体技術は、１つのチップに多数の半導体デ
バイスを製作する能力を提供した。
バイポーラ回路は、典型的に高いゲート速度を与え、単
位ロードあたりの遅延を減小し、築積回路に適用された
歴史的に有力な技術である。ＣＭＯＳ（相補形金属酸化
膜半導体）構造は、高雑音免疫性、高入力インピーダン
ス及び低電力要求をもたらし、産業界に急速に受は入れ
られた。しかし大容量負荷を駆動する時には大きいＣＭ
ＯＳ構造が要求され、多くの場合において全遅延を最小
にするためには、数段の基準化（ｓｃａｌｅｄ）ＣＭＯ
Ｓインバータが必要である。多くのデバイスを有するＢ
ＩＭＯＳアレイに対し、各ＣＭＯＳデバイスのサイズが
小さいのは望ましいことである。ＭＯＳデバイスのサイ
ズが減少されるにつれ、デバイスの相互コンダクタンス
、したがって、大容量負荷を駆動する能力もまた減小さ
れる。バイポーラ・デバイスは、その高電流利得により
、大容量負荷を駆動するため使用され続ける。休止期間
に、バイポーラ・プッシュプル・トランジスタは電力を
消費しない。過渡期間には、バイポーラ電流利得は容量
性負荷の充電及び放電を早くする。
これは、金属及びファンアウト（ｆａｎｏｕｔ）遅延を
著しるしく減小する結果となる。さらに、全ＭＯＳデバ
イス回路にて要求されるより小さいＣＭＯＳデバイスは
、８１Ｍ０３回路において使用可能である。近年これら
の結果を全て達成するため、バイポーラ及びＭＯＳ技術
を結合する多くの試みがなされた。
バイポーラ及びＭＯＳデバイスを結合する既知の１つの
回路は、■対のプッシュプルＮＰＮ　ｌ−ランジスタを
具える。上部ＮＰＮ）ランジスタは、コレクタを第１電
源及びＰチャネル・デバイスのソースに接続させ、エミ
ッタを出力端子及び下部ＮＰＮトランジスタのコレクタ
に接続させ、ベースを入力端子及びＰチャネル・デバイ
スとＮチャネル・デバイスのゲートに接続させる。下部
ＮＰＮトランジスタは、エミッタを第２電源及びＮチャ
ネル・デバイスのソースに接続させ、ベースをＰチャネ
ル及びＮチャネルのドレインに接続させる。しかしなが
ら、入力端子力月二部ＮＰＮ）ランジスタのベースに接
続される故に、この回路は入力端子に低インピーダンス
を持ち、出力が低がら高に切り換わる時に、下部トラン
ジスタはゆっくりターンオフし、高出力へゆっ（り転換
させる。
他の既知回路は、米国特許出願第６４７，２１６号、及
ヒ“高性能■Ｌｓ　Ｉ　［１１路用１３ＴＣＭＯＳ技術
”と題する論文、ＶＬＳ　Ｉ設計、第９８頁。
１９８４年８月号に説明されている。８１Ｍ０３回路は
、上部ＮＰＮ　トランジスタ及び下部ＮＰＮプッシュプ
ル・トランジスタを具え、その間に出力端子を接続させ
る。Ｐチャネル・デバイスは、ソース及びドレインを上
部トランジスタのコレクタ及びベースにそれぞれ接続さ
せる。Ｎチャネル・デバイスは、ソース及びドレインを
下部トランジスタのコレクタ及びベースにそれぞれ接続
さ廿る。上部及び下部ＮＰＮ　トランジスタのコレクタ
及びエミッタは、第１及び第２電源端子にそれぞれ接続
される。Ｐチャネル及びＮチャネル・デバイスのゲート
は、入力端子に接続される。
さらに他の既知回路は、”ＣＭＯＳディジタル技術”電
子設計（Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ　）　、
第１０６頁、１９８４年１０月４日、に説明されている
。上部及び下部ＮＰＮプッシュプル・トランジスタは、
出力端子をその間に接続させる。Ｐチャネル・デバイス
は、ソース及びドレインを下部ＮＰＮＩ−ランジスタの
コレクタ及びベースにそれぞれ接続させる。Ｎチャネル
・デバイスは、ドレイン及びソースを下方のＮＰＮ　ト
ランジスタのベース及びエミッタにそれぞれ接続させる
。ＰチャネルデバイスとＮチャネルデバイスのゲート及
び上部ＮＰＮ　）ランジスタのベースは、入力端子に接
続される。この回路は、高入力インピーダンス、低電消
費、高雑音免疫性及び高ドライブ可能出力を提供するが
、スイッチング速度は最適ではない。
しかしながら、低電圧回路に対し、また低しきい値を有
する他回路のインタフェースに対し、既知の回路の出力
電圧の揺れ（ｓｗｉｎｇ＞は小さすぎる。既知の回路の
出力電圧（論理揺れ）は、上部電源電圧■。Ｉｌより下
部電源電圧ＶＳＳ及び２つのベース・エミッタ電圧Ｖ　
ＩＩＥ　（２ツ（Ｄ　Ｎ　Ｐ　Ｎ　７”　ツシュプル出
力トランジスタのベース・エミッタ電圧）の和を引いた
ものに等しい。
そこで必要なものは、高入力インピーダンス、改善され
たスイッチング特性、低電力要求、高雑音免疫性、高ド
ライブ可能出力及び改善された電力消費を有し、他方、
増大した出力電圧揺れを与えるＣｕＯ２及びバイポーラ
技術を結合する集積回路である。
発明の要約 したがって、本発明の目的は改善された８１ＭＯ８論理
ゲートを提供することである。
本発明の他の目的は、増大した出力電圧揺れを有する改
善された８１ＭＯＳ論理ゲートを提供することである。
本発明のさらに他の目的は、低電力要求を有する改善さ
れた８１ＭＯＳ論理ゲートを提供することである。
本発明のさらに他の目的は、高人力インピーダンスを有
する改善された８１ＭＯＳ論理ゲートを提供することで
ある。
本発明の他の目的は、改善された出力信号スイッチング
特性を持つ改良８１ＭＯＳ論理ゲートを提供することで
ある。
本発明のさらに他の目的は、高ドライブ可能出力を有す
る改良８１ＭＯＳ論理ゲートを提供することである。
本発明の他の目的は、高雑音免疫性を有する改良８１Ｍ
ＯＳ論理ゲートを提供することである。
本発明の以上及び他の目的を１形式にて遂行する場合、
上部ＮＰＮ　ｌ−ランジスタと下方のＰＮＰプッシュプ
ル・トランジスタとの間に結合される出力端子を具え直
流電力消費が存在しないほかに高電流ドライブ可能出力
を与える、ＢＩＭＯＳ回路が提供される。ＰチャネルＭ
ＯＳＩ−ランジスタ回路は、Ｎ、ＰＮ）ランジスタをバ
イアスするため、ノードと両方のＮＰＮ）ランジスタの
コレクタと第１電源端子の間に接続される。Ｎチャネル
ＭＯＳトランジスタ回路は、ＰＮＰ　Ｉ−ランジスタを
バイアスするため、ノードと両方のＰＮＰ　）ランジス
タ・コレクタと第２電源端子の間に接続される。
ＭＯＳデバイスのゲートは、入力端子に接続される。ノ
ードはさらにＮＰＮ及びＰＮＰ　）ランジスタのベース
に接続され、出力電圧揺れ（ｓｗｉｎｇ）を増大するた
め、伝送ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ　　ｇａｔ
ｅ）または抵抗を介し出力端子に接続される。
本発明の、以上の目的及び他の目的、特色及び長所は、
添付図面に関連して行なわれる以下の詳細説明により、
よく理解されるであろう。
発明の概要 直流電力消費なく高電流ドライブ可能出力を供給するた
め、出力端子がプッシュプル・トランジスタ対の上部Ｎ
ＰＮと下部ＰＮＰの間に接続される１３１ＭＯ５回路が
提供される。ＰチャネルＭＯＳトランジスタは、ＮＰＮ
　）ランジスタをバイアスのため、ノードとＮＰＮＩ−
ランジスタのコレクタ及び第１電源端子の両方の間に接
続される。ＮチャネルＭＯ５Ｉ−ランジスタは、ＰＮＰ
トランジスタをバイアスするため、ノードとＰＮＰ　）
ランジスタのコレクタ及び第２電源端子の両方の間に接
続される。ＭＯＳデバイスのゲートは入力端子に接続さ
れる。ノードは、さらにＮＰＮ及びＰＮＰトランジスタ
のゲートに接続され、また、出力電圧揺れ増大のため、
伝送ゲートまたは抵抗を介し出力端子に接続される。
本発明の詳細説明 第１図は本発明に基づく回路が図示され、これは、モノ
リシック集積回路の型に製作するのに適する。ＮＰＮト
ランジスタ１１及びＰＮＰ　）ランジスタ１２は、プッ
シュプル出力トランジスタ対を形成する。トランジスタ
１１は、そのコレクタ及びエミッタを電源端子１３及び
出力端子１４にそれぞれ接続させる。トランジスタ１２
は、そのエミッタ及びコレクタを出力端子１４及び電源
端子１５にそれぞれ接続させる。電源端子１５は典型的
に接地される。
ＰチャネルＭＯＳトランジスタ１６は、ソース及びドレ
インを電源端子１３及びノード１７にそれぞれ接続させ
る。ＮチャネルＭｏ３）ランジスタ１８は、ドレイン及
びソースをノード１７及び電源端子１５にそれぞれ接続
させる。トランジスタ１６及び１８のゲートは、入力端
子２１に接続される。ノード１７は、さらにトランジス
タ１１及び１２のベースに接続され、伝送ゲート１９を
介し出力端子１４に接続される。伝送ゲート１９のゲー
トは、電ＩＱ端子１３及び１５にそれぞれ接続される。
伝送ゲート１９のゲートは、ある追加入力キャパシタン
ス（図示せず）により入力端子２１に交互に接続される
ことが可能である。
端子２１の人力信号がディジタル高よりディジタル低に
切換われば、トランジスタ１６及び１１は導通にされ、
電源端子１３の電圧はトランジスり１１を介し出力端子
１４に供給される。トランジスタ１８及び１２は非導通
にされる。
ディジタル高信号が入力端子２１に加えられると、トラ
ンジスタ１６及び１１は非導通にされ、それにより電圧
端子１３の電圧が端子１４に現われるのを妨げる。トラ
ンジスタ１８及び１２はイネーブルとなり、これにより
出力端子１４が端子１５の電位に引き下げられることを
確実にするであろう。
伝送ゲート１９は１−ランジスタ１１及び１２を助け、
出力１４を電源端子１３及び１５の電圧にするのに役立
てられる。端子２１の入力がディジタル低である時には
、トランジスタ１６及び１１は導通である。トランジス
タ１１のベース・エミッタ間電圧が約０．８ボルト以上
に減小するまで、端子１４の出力は、トランジスタ１１
により上昇するであろう。トランジスタ’ｌ　ｌは、そ
こで非導通となるであろう。そして、トランジスタ１６
及び伝送スイッチ１９はともに、端子１４の出力信号用
バスを与え、電源端子１３に到達する。端子２■の人力
がディジタル高の時には同様に、トランジスタ１８及び
１２は、ベース・エミッタ間電圧（トランジスタ１２）
への出力を電源端子１５以上にする。トランジスタ１２
はそこで非導通となり、トランジスタ１Ｂ及び伝達スイ
ッチ１９はともに、端子１４の出力を電源端子１５の電
圧にするであろう。この全輪理揺れ（ｆｕｌｌ　　ｌｏ
ｇｉｃ　　ｓｗｉｎｇ）は、Ｍｏ５ｔ、、きい値がベー
ス・エミッタ間電圧より小さい場合、つぎのゲートにお
ける電力消費を最小にするのに非常に重要である。
入力端子２１はＭｏ３）ランジスタ１６及び１８のゲー
トにのみ接続される故に、高インピーダンスを持つであ
ろう。−出力端子１４ばバイポーラ・プッシュプル・ト
ランジスタの高電流特性を有するであろう。それにより
、集積回路の長い金属線に関連する遅延及び端子１４の
寄性キャパシタンス負荷にすべて寄与する多数のデバイ
スへのファンアウトを減小するであろう。
第２図では、第１図の伝送ゲートを抵抗２２と交換する
。第２図の回路は、以上説明した第１図の回路と同様に
機能する。抵抗２２は同じ目的を達成し、出力１４を電
源端子１３及び１５の電圧にすることでトランジスタ１
１及び１２を助けるのに役立つ。
ここで説明された回路は、ＮＰＮトランジスタ、Ｐ−ｆ
−ヤネル及びＮチャネルＭＯ５Ｉ−ランジスタを図示す
るが、ＰＮＰ　）ランジスタ及びＭｏ３Ｉ−ランジスタ
の色々の組合せが本発明の教示を達成するために、５業
技術者に既知の方法で使用されることが可能であろう。
更に、単に２個の論理ゲートが説明されたが、本発明は
他の型のゲートを向上させるためにもまた使用されるで
あろう。
ここに説明される本発明は、出力ドライバと同様に超大
規模集積回路・（ＶＬＳＩ）性能を改善する内部回路と
して使用されることも可能である。
ゲート・アレイまたは標準セル・ベースのＶＬＳＩにお
いて、デバイスのサイズは、物理的設計の容易さのため
均一であ”る。その結果として、ＣＭＯ８の単位ロード
あたりの遅延性能低化は、一般的に、色々の回路構成の
出力インピーダンスの差異により異なる回路機能にだい
し異なっている。
ここに説明される本発明に対し、単位ロード性能低下は
、バイポーラ・プッシュプル・トランジスタがローディ
ングよりＣＭＯＳ回路を分離するため、全回路機能にた
いし特に同一である。これは、半注文環境での応用の容
易さを巧く。バイポーラ・トランジスタはまた、ＥｃＩ
、人力／出力（即ち、高性能ＲＡＭ’Ｓ）への到達を非
常に容易にする。
本発明は、また、ワード・ライン・ドライバ、ビット・
ライン・ドライバ及びセンスアンプにも使用可能で、こ
れらの性能を改善する。
他の応用は、同じチップに結合ＴＴＬ及びＥＣｌ７人力
／出力を持つゲート・アレイである。この特徴は、高性
能ディスク駆動機構、テスト装置及び高速グラフィック
応用に望ましい。改善された出力電圧スイッチング速度
、低電力要求、高人力インピーダンス、高雑音免疫性、
及び、高電流出力可能出力を持ら、さらに増加された出
力電圧揺れを供給する８１Ｍ０３回路が提供されたのは
、今や理解されるべきである。
【図面の簡単な説明】
第１図は、本発明の好ましい実施例の概略図である。 第２図は、本発明の第２実施例の概略図である。

Claims (1)

  1. 【特許請求の範囲】 １、入力端子２１、出力端子１４、該出力端子及びノー
    ドに結合され、前記出力端子に電圧を供給する第１バイ
    ポーラ出力手段１１、 前記出力端子及びノードに結合され、前記出力端子から
    の電圧をシンクするための第２バイポーラ出力手段、 前記ノード及び該第１バイポーラ出力手段の間に接続さ
    れ、また、前記入力端子に接続され、前記第１バイポー
    ラ出力手段をバイアスするための第１ＭＯＳ入力手段１
    ６、 前記ノード及び前記第２バイポーラ出力手段に接続され
    、また、前記入力端子に接続され、前記第２バイポーラ
    出力手段をバイアスするための第２ＭＯＳ入力手段１８
    、 前記ノード及び前記出力端子間に接続され、前記出力端
    子の前記電圧の電圧揺れを増大する電圧手段１９、２２
    、を含むバイポーラＭＯＳ論理ゲート。 ２、前記電圧手段は、抵抗２２を含む前記特許請求の範
    囲第１項記載のバイポーラＭＯＳ論理ゲート。 ３、前記電圧手段は、第１ゲート及び第２ゲートを前記
    第１及び第２電源にそれぞれ接続させる伝送ゲート１９
    を含む前記特許請求の範囲第１項記載のバイポーラＭＯ
    Ｓ論理ゲート。
JP62159525A 1986-06-27 1987-06-26 バイポ−ラｍｏｓ論理ゲ−ト Pending JPS639225A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US879750 1986-06-27
US06/879,750 US4682054A (en) 1986-06-27 1986-06-27 BICMOS driver with output voltage swing enhancement

Publications (1)

Publication Number Publication Date
JPS639225A true JPS639225A (ja) 1988-01-14

Family

ID=25374817

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62159525A Pending JPS639225A (ja) 1986-06-27 1987-06-26 バイポ−ラｍｏｓ論理ゲ−ト

Country Status (4)

Country Link
US (1) US4682054A (ja)
EP (1) EP0250947A3 (ja)
JP (1) JPS639225A (ja)
KR (1) KR880001111A (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6242614A (ja) * 1985-08-20 1987-02-24 Fujitsu Ltd 複合トランジスタ形インバ−タ
JPS6362411A (ja) * 1986-09-02 1988-03-18 Nec Corp 半導体回路
US4810903A (en) * 1987-12-14 1989-03-07 Motorola, Inc. BICMOS driver circuit including submicron on chip voltage source
JP2569113B2 (ja) * 1988-03-07 1997-01-08 株式会社日立製作所 半導体集積回路装置
KR920009870B1 (ko) * 1988-04-21 1992-11-02 삼성반도체통신 주식회사 Bi-CMOS 인버터 회로
JP2748400B2 (ja) * 1988-04-27 1998-05-06 株式会社日立製作所 半導体集積回路
JP2553632B2 (ja) * 1988-05-16 1996-11-13 松下電器産業株式会社 バイモス型論理回路
US4845385A (en) * 1988-06-21 1989-07-04 Silicon Connections Corporation BiCMOS logic circuits with reduced crowbar current
US4871928A (en) * 1988-08-23 1989-10-03 Motorola Inc. BICMOS driver circuit with complementary outputs
US4897564A (en) * 1988-12-27 1990-01-30 International Business Machines Corp. BICMOS driver circuit for high density CMOS logic circuits
US4965470A (en) * 1989-01-30 1990-10-23 Samsung Electronics Co., Ltd. High integrated Bi-CMOS logic circuit
US5045722A (en) * 1989-11-14 1991-09-03 Advanced Micro Devices, Inc. Output buffer preconditioning circuit
JPH03169273A (ja) * 1989-11-22 1991-07-22 Mitsubishi Electric Corp スイッチングデバイス駆動回路
US4999523A (en) * 1989-12-05 1991-03-12 Hewlett-Packard Company BICMOS logic gate with higher pull-up voltage
JPH03224316A (ja) * 1989-12-14 1991-10-03 Mitsubishi Electric Corp 半導体集積回路
KR920009200B1 (ko) * 1990-01-25 1992-10-14 삼성전자 주식회사 바이씨모스 풀 스윙 구동회로
JP2546904B2 (ja) * 1990-01-31 1996-10-23 三菱電機株式会社 半導体論理回路
US5213996A (en) * 1990-07-04 1993-05-25 Mitsubishi Denki Kabushiki Kaisha Method and apparatus for forming interconnection pattern and semiconductor device having such interconnection pattern
US5025182A (en) * 1990-08-31 1991-06-18 Advanced Micro Devices, Inc. Digital apparatus for generating gating signals in response to a data signal
JP3028840B2 (ja) * 1990-09-19 2000-04-04 株式会社日立製作所 バイポーラトランジスタとｍｏｓトランジスタの複合回路、及びそれを用いた半導体集積回路装置
US5576654A (en) * 1995-05-16 1996-11-19 Harris Corporation BIMOS driver circuit and method
US5777510A (en) * 1996-02-21 1998-07-07 Integrated Device Technology, Inc. High voltage tolerable pull-up driver and method for operating same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986041A (en) * 1974-12-20 1976-10-12 International Business Machines Corporation CMOS digital circuits with resistive shunt feedback amplifier
US4103188A (en) * 1977-08-22 1978-07-25 Rca Corporation Complementary-symmetry amplifier
US4301383A (en) * 1979-10-05 1981-11-17 Harris Corporation Complementary IGFET buffer with improved bipolar output
JPH0783252B2 (ja) * 1982-07-12 1995-09-06 株式会社日立製作所 半導体集積回路装置
JPS5919435A (ja) * 1982-07-23 1984-01-31 Hitachi Ltd 半導体集積回路装置
KR890004212B1 (en) * 1983-07-08 1989-10-27 Fujitsu Ltd Complementary logic circuit
JPH0693626B2 (ja) * 1983-07-25 1994-11-16 株式会社日立製作所 半導体集積回路装置
US4616146A (en) * 1984-09-04 1986-10-07 Motorola, Inc. BI-CMOS driver circuit
US4612458A (en) * 1985-08-28 1986-09-16 Advanced Micro Devices, Inc. Merged PMOS/bipolar logic circuits

Also Published As

Publication number Publication date
EP0250947A2 (en) 1988-01-07
KR880001111A (ko) 1988-03-31
EP0250947A3 (en) 1989-04-19
US4682054A (en) 1987-07-21

Similar Documents

Publication Publication Date Title
US4649294A (en) BIMOS logic gate
US4616146A (en) BI-CMOS driver circuit
JPS639225A (ja) バイポ−ラｍｏｓ論理ゲ−ト
US4638186A (en) BIMOS logic gate
US4871928A (en) BICMOS driver circuit with complementary outputs
US4769561A (en) Bipolar transistor-field effect transistor composite circuit
US4703203A (en) BICMOS logic having three state output
US4649295A (en) BIMOS logic gate
US4961011A (en) BiMOS current mirror
JPH0783252B2 (ja) 半導体集積回路装置
US5148061A (en) ECL to CMOS translation and latch logic circuit
JP3167720B2 (ja) ＢｉＣＭＯＳデジタルドライバ回路
JPH07118642B2 (ja) レベル変換回路
US4725982A (en) Tri-state buffer circuit
US5146118A (en) Bi-cmos logic gate circuits for low-voltage semiconductor integrated circuits
US4636665A (en) BIMOS memory sense amplifier
US6232795B1 (en) Logic circuit with single charge pulling out transistor and semiconductor integrated circuit using the same
EP0320582B1 (en) Bicmos driver circuit including submicron on-chip voltage source
US5057713A (en) Bipolar MOS logic circuit and semiconductor integrated circuit
US5124582A (en) Bi-cmos circuit with high-speed active pull-down output currents
JPH0562479A (ja) 入力バツフア再生ラツチ
US5311082A (en) CMOS to ECL level translator
Minato et al. A high-speed low-power Hi-CMOS 4K static RAM
JP2798602B2 (ja) 出力インタフェース回路
JP2570492B2 (ja) 半導体回路