JP2798602B2 - 出力インタフェース回路 - Google Patents

出力インタフェース回路

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JP2798602B2 JP6082908A JP8290894A JP2798602B2 JP 2798602 B2 JP2798602 B2 JP 2798602B2 JP 6082908 A JP6082908 A JP 6082908A JP 8290894 A JP8290894 A JP 8290894A JP 2798602 B2 JP2798602 B2 JP 2798602B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は出力インタフェース回路
に関し、特に異なる電源電圧で動作する半導体装置との
入出力インタフエースを可能とする半導体集積回路の出
力インタフェース回路に関する。
【0002】
【従来の技術】近年、半導体集積回路(以下IC)の高
集積化が進み、これに伴なう構成素子であるMOSトラ
ンジスタの微細化により、主として信頼性、特にゲート
酸化膜の耐圧およびホットキャリア効果の観点から、従
来からの標準的な電源電圧である5Vに耐えられず電源
電圧の低減の必要が生じ、ゲート長が0.5μm以下の
ICは、電源電圧が3.3Vもしくは3.0V(以下3
V系と呼ぶ)になっている。しかし現行のICは電源電
圧5Vのものがまだ多く、電源電圧3V系のICであっ
ても、外部との信号のインタフエースは電源電圧5Vの
ICの信号を扱えることが必須用件である。
【0003】一般的なICの出力インタフェース回路の
基本概念を示す図6を参照すると、この出力インタフェ
ース回路は高電位電源HVと出力端子TOとの間に接続
され制御信号CUの供給に応答して出力端子TOの電位
をHレベルに引上げるプルアップ回路100と、低電位
電源SVと出力端子TOとの間に接続され制御信号CD
の供給に応答して出力端子TOの電位をLレベルに引下
げるプルダウン回路200とを備える。
【0004】プルアップ回路100およびプルダウン回
路200の各々は、それぞれ制御信号CU,CDの供給
に応答してスイッチ動作を行うことにより出力端子TO
の電位を変化させる。
【0005】LSTTLと呼ばれる従来の一般的な第1
の出力インタフェース回路の回路図を示す図7を参照す
ると、この図に示す出力インタフェース回路のプルアッ
プ回路1Aは、一般的にはダーリントン接続回路と呼ば
れ、ベースが制御信号CUにコレクタが次段のトランジ
スタQ12のコレクタと抵抗R11を経由して電源HV
にエミッタがトランジスタQ12のベースと抵抗R12
を経由して出力端子TOにそれぞれ接続されたショット
キークランプド型のトランジスタQ15と、バイポーラ
型のトランジスタQ12とを備える。プルダウン回路2
Aは、ベースが制御信号CDにコレクタが出力端子TO
にエミッタが低電位電源SVにそれぞれ接続されたショ
ットキークランプド型のトランジスタQ21を備える。
電源HV,SVにはそれぞれ5V,0Vの電源電圧を供
給する。
【0006】次に、特開平4−253366号公報記載
の消費電力の低減を図ったBiNMOS回路構成の従来
の第2の出力インタフェース回路の回路図を示す図
参照すると、この図に示す出力インタフェース回路は、
前述の第1の出力インタフェース回路と同様のダーリン
トン接続から成るプルアップ回路1Aと、ゲートが制御
信号CDにソースが低電位電源SVにドレインが出力端
子TOにそれぞれ接続されたNチャネルMOSトランジ
スタN21から成るプルダウン回路2とを備える。この
出力インタフェース回路は、プルダウン回路2に高入力
インピーダンスのMOSトランジスタN21を用いるこ
とによって、出力端子TOのLレベル時対応の制御信号
CDの負荷電流がなくなり、低消費電力化を図ることが
できる。第1の出力インタフェース回路と同様に電源H
V,SVにはそれぞれ5V,0Vの電源電圧を供給す
る。
【0007】次に、同じく特開平4−253366号公
報記載の異なる電源電圧のIC同志をインタフエースす
るための従来の第3の出力インタフェース回路を示す図
9を参照すると、この図に示す出力インタフェース回路
は反転動作を伴ない、コレクタが電源HVにエミッタが
出力端子TOにベースがトランジスタQ71のコレクタ
にそれぞれ接続されたバイポーラ型のトランジスタQ1
3から成るプルアップ回路1Bと、コレクタが出力端子
TOにベースが電源SVにベースが制御信号CDにそれ
ぞれ接続されたバイポーラ型のトランジスタQ22から
成るプルダウン回路2Bと、ソースが第2の高電位電源
LVにドレインが抵抗R61の一端にゲートが入力信号
INにそれぞれ接続されたPチャネルMOSトランジス
タP61とドレインが抵抗R61の他端ににソースが低
電位電源SVにゲートが入力信号INにそれぞれ接続さ
れたNチャネルMOSトランジスタN61とから成り入
力信号INを反転して制御信号CDを発生するインバー
タ6と、ベースがトランジスタN61のドレインにエミ
ッタが電源SVにコレクタが負荷用の抵抗R71とトラ
ンジスタQ13のベースにそれぞれ接続されたバイポー
ラ型のトランジスタQ71から成り制御信号CDを反転
して制御信号CUを生ずるインバータ7とを備える。電
源SV,LVおよびHVの各々に供給する電圧は、それ
ぞれ0V,3V(系),および5Vである。
【0008】次に、日経マイクロデバイス1992年1
0月号第83〜第88頁所載の異なる電源電圧のIC同
志をインタフエースするための従来の第4の出力インタ
フェース回路を示す図10を参照すると、この図に示す
出力インタフェース回路はフローティングNウエル回路
と呼ばれ、供給電源として3V系のみの単一電源を用い
るCMOS回路で構成され、回路動作はバッファ論理
で、出力レベルとしてはハイ/ローの2レベルと、ハイ
インピーダンス状態(HiZレベル)の3値から成り3
ステート論理回路と呼ばれる。
【0009】この出力インタフェース回路は高電位LV
が与えられる通常のNウエルの代りに出力端子TOの電
位が与えらるフローティングNウエル31とリーク電流
対策のためにフローティングNウエル31の電位を制御
するよう内部に形成されたPチャネルMOSトランジス
タP31〜P34とデプリーション型(ノーマリオン)
NチャネルMOSトランジスタN31と含むプルアップ
回路3と、直列接続されたNチャネルMOSトランジス
タN41,N42から成るプルダウン回路4と、データ
入力信号INおよびコントロール信号CとのNANDを
取るNAND回路である論理回路G1と、データ入力信
号INおよびインバータI1によるコントロール信号C
の反転信号とのNORを取り制御信号CDを発生するN
OR回路である論理回路G2とを備える。
【0010】コントロール信号Cは出力端子TOをHi
Z状態と通常のデータスルー状態とを選択する。
【0011】プルアップ回路3のトランジスタP31の
ソースは高電位電源LVに、ドレインは出力端子TOに
ゲートがトランジスタP33,P34のそれぞれのソー
スおよびトランジスタN31のソースに、ウエルはトラ
ンジスタP32〜P34のウエル電位とトランジスタP
32のドレインにそれぞれ接続される。トランジスタP
34のドレインは出力端子TOおよびトランジスタP3
3,P32のゲートに、ゲートは電源LVにそれぞれ接
続する。トランジスタP33のドレインはトランジスタ
N31のドレインおよび論理回路G1の出力にそれぞれ
接続する。トランジスタP32のソースは電源LVと接
続する。
【0012】プルダウン回路4のトランジスタN41の
ソースは低電位電源SVに、ドレインはトランジスタN
42のソースにそれぞれ接続され、ゲートはNOR回路
G2の出力に接続され制御信号CDの供給を受ける。ト
ランジスタN42のドレインは出力端子TOに、ゲート
は電源LVにそれぞれ接続される。
【0013】この出力インタフェース回路の出力レベル
は、出力端子TOに対する流入/流出電流がない場合、
Hレベルが高電位電源LVの電位すなわち3.3Vであ
り、Lレベルが低電圧電源LVの電位すなわち接地電位
である。一方、現在の5V電源使用のIC(以下5VI
C)の入力回路の正常動作対応の規格はHレベルが2.
0V以上、Lレベルが0.8V以下となっており、した
がって、上記出力レベルは十分に上記5VICを駆動で
きる。
【0014】この種の3V系電源使用のIC(以下3V
IC)の5VICとの信号のインタフエース時における
問題点の一つは、出力端子からの電流の流入である。上
記出力端子は5VICに接続するため、高電位レベルは
5Vまで上昇する。出力インタフェース回路が通常のC
MOS回路構成の場合には、プルアップ回路素子に用い
るPチャネルMOSトランジスタのドレインソース間に
存在する寄生ダイオードによって、電流が3V系電源に
向かって流入する。この問題を解決するため、本回路で
は上述のように、4つのPチャネルMOSトランジスタ
P31〜P34をフローティングNウエル31内に形成
し、出力端子TOの電位が0Vの時にはトランジスタP
32を経由してフローティングNウエル31の電位を高
電位電源LV(3.3V)に充電する。出力端子TOの
電位が3.3Vを超えるとトランジスタP32はオフ状
態に、フローティングNウエル31は上記寄生ダイオー
ド経由で5V付近まで充電されるフローティング状態へ
と変化する。したがって出力端子TOの電位が5Vまで
上昇しても、上記寄生ダイオード経由の流入電流は発生
しない。出力端子TOの電位が0Vになると再びトラン
ジスタP32を経由してフローティングNウエル31の
電位は3.3Vになる。トランジスタP34は出力端子
TOの電位が0Vのときオフ状態でありこの電位が5V
になったときオン状態となりトランジスタP31のゲー
ト電位を5Vに充電する。これによりノーマリオン型の
トランジスタN31はオフ状態となり電流がNAND回
路G1側に逆流することを防ぐ。トランジスタN31に
並列接続されたトランジスタP33は、出力端子TOの
電位のLレベル状態のとき、オン状態のトランジスタN
31をバイパスしそのしきい値電圧対応の電位降下なし
に論理回路G1の信号レベル3.3VをトランジスタP
31のゲートに供給するためのものである。これによ
り、上記電位降下に起因するトランジスタP31の不完
全なオフ状態によるリーク電流を防止できる。
【0015】プルアップ回路3のプルアップ素子用のト
ランジスタP31の負荷駆動能力について考察すると、
MOSトランジスタの負荷駆動能力はゲート長に依存
し、PチャネルMOSトランジスタは一般に平面構造で
あるため所要チップ面積がゲート長に関係する。また、
同一駆動能力のバイポーラトランジスタに比較して所要
チップ面積が大きく、例えば0.5μmBiCMOSプ
ロセスを適用する場合の検討結果では3倍以上となる。
【0016】次に、特開平4−13308号公報記載の
異なる電源電圧のIC同志をインタフエースするための
従来の第5の出力インタフェース回路を示す図11を参
照すると、この図に示す出力インタフェース回路は第3
の出力インタフェース回路と同様に反転動作を伴ない、
出力の駆動能力向上のためコレクタが高電位電源LVに
エミッタが出力端子TOにベースがインバータ11の出
力にそれぞれ接続されたバイポーラ型のトランジスタQ
11とソースが電源LVにゲートが入力端子INにドレ
インが出力端子TOにそれぞれ接続されたPチャネルM
OSトランジスタP11とから成るプルアップ回路1
と、従来の第2の出力インタフェース回路と同様のトラ
ンジスタN21から成るプルダウン回路2と、ソースが
電源LVにゲートが入力端子TINにドレインがトラン
ジスタQ11のベースにそれぞれ接続されたPチャネル
MOSトランジスタP111と、ソースが電源SVにド
レインがトランジスタP111のドレインにゲートが入
力端子TINにそれぞれ接続されたNチャネルMOSト
ランジスタN111とから成るインバータ11とを備え
る。
【0017】動作について説明すると、入力信号INの
供給に応答してインバータ11は信号INの反転信号C
UをトランジスタQ11のベースに供給する。トランジ
スタQ11は出力端子TOに電源LVのレベル対応のH
レベル出力信号を出力する。このとき並列接続されたト
ランジスタP11は信号INによりオン状態となりトラ
ンジスタQ11をバイパスしベースエミッタ間電圧によ
る約0.7〜1.0Vの電圧降下を回避させて十分なH
レベル信号を出力する。
【0018】しかし、この出力インタフェース回路は5
VICとのインタフエースのとき、出力端子TOの信号
レベルが5Vまで上昇しN111が導通状態を保持して
いると、トランジスタQ11のベースエミッタ間にこの
信号レベルの5Vが直接印加され、ベースエミッタ間の
プレークダウンが生ずる恐れがある。このベースエミッ
タ間ブレークダウンが発生した場合、ベースが電源SV
すなわち接地レベルであるので大きな逆方向電流を生
じ、この電流によってトランジスタ11は破壊する。一
般にベースエミッタ間ブレークダウン電圧は、スイッチ
ング速度が大きい高性能のものほど低く約4V以下であ
る。
【0019】
【発明が解決しようとする課題】上述した、2つの異な
る電源電圧の半導体集積回路(IC)同志をインタフエ
ースするためこれら2つの電源電圧対応の2電源を用い
る従来の第3の出力インタフェース回路は、上記2電源
の供給のため装置設計が複雑になるという欠点がある。
【0020】また、フローティングNウェル回路を用い
単一電源で動作する従来の第4の出力インタフェース回
路は、出力端子に接続される大負荷を高速で駆動するた
め出力用のMOSトランジスタのゲート幅を大きくする
必要があり、同一能力のバイポーラトランジスタに比較
して回路面積が大きくなるという欠点がある。
【0021】さらに、プルアップ素子にバイポーラトラ
ンジスタを用いて駆動能力を向上した従来の第5の出力
インタフェース回路は、5V電源使用のICとのインタ
フエースのとき、上記バイポーラトランジスタのベース
エミッタ間に信号レベルの5Vが直接印加され、ベース
エミッタ間のプレークダウン耐圧を超えることにより破
壊する恐れがあるという欠点がある。
【0022】
【課題を解決するための手段】本発明の半導体集積回路
の出力インタフェース回路は、高電位の第1の電源とこ
の第1の電源より高い電位の第3の電源を用いる半導体
集積回路に接続された出力端子との間に接続され第1の
制御信号の供給に応答してこの出力端子の電位をハイレ
ベルに引上げるプルアップ回路と、低電位の第2の電源
と前記出力端子との間に接続され第2の制御信号の供給
に応答して前記出力端子の電位をローレベルに引下げる
プルダウン回路と、データ入力信号と外部制御信号との
供給に応答して前記第1および第2の制御信号を発生す
る制御信号源とを備え、前記プルアップ回路が、コレク
タを前記第1の電源にエミッタを前記出力端子にそれぞ
れ接続しベースに前記第1の制御信号対応の駆動信号の
供給を受けるエミッタフォロワ接続のバイポーラ型の第
1の導電型の第1のトランジスタを備える出力インタフ
ェース回路において、前記ベースと前記制御信号源との
間に設けられ前記第1の制御信号の供給に応答して前記
駆動信号を発生するとともに前記ベースおよびエミッタ
間の予め定めた逆方向電圧発生条件に対応した第3の制
御信号の供給に応答して前記ベースと前記制御信号源と
の間の導電路を遮断するエミッタベース保護回路を備え
て構成されている。
【0023】
【実施例】次に、本発明の第1の実施例を従来と共通の
構成要素には共通の参照文字/数字を付して同様に回路
図で示す図1を参照すると、この図に示す本実施例の出
力インタフェース回路は、図11に示す従来の第5の出
力インタフェース回路と共通のバイポーラトランジスタ
Q11とPチャネルMOSトランジスタP11とを含む
プルアップ回路1と、NチャネルMOSトランジスタN
21を含むるプルダウン回路2とに加えて、トランジス
タQ101のベースエミッタ間の保護用のEB保護回路
5と、データ入力信号INおよびコントロール信号Cと
のNANDを取りプルアップ制御信号CU1,CU2を
それぞれ生成する論理回路G1,G3と、データ入力信
号INおよびインバータI1によるコントロール信号C
の反転信号とのNORを取り制御信号CDを発生する論
理回路G2と、コントロール信号Cを所定時間遅延させ
EB保護信号EBを発生する遅延回路DL1とを備え
る。
【0024】EB保護回路5の機能は、バイポーラトラ
ンジスタの動作を制御するためベースへの電流供給およ
び遮断時のベース電荷の引抜き機能をもち、ベースエミ
ッタ間ブレークダウンによる素子破壊が生ずる状態で
は、ブレークダウン時の逆方向電流経路を遮断すること
である。
【0025】EB保護回路5はソースが高電位電源LV
にドレインがトランジスタQ11のベースにゲートがプ
ルアップ制御信号CU2にそれぞれ接続されたPチャネ
ルMOSトランジスタP51と、ドレインがトランジス
タP51のドレインにゲートがEB保護信号EBにソー
スがトランジスタN52のドレインにそれぞれ接続され
たNチャネルMOSトランジスタN51と、ドレインが
トランジスタN51のソースにゲートが信号CU2にソ
ースが低電位電源SVにそれぞれ接続されたNチャネル
MOSトランジスタN52とを備える。
【0026】次に、図1および動作タイムチャートを示
す図2を参照して本実施例の動作について説明すると、
まず、EB保護回路5は、プルアップ制御信号CU2と
EB保護信号EBとの供給を受け、通常時にはEB保護
信号EBのレベルはHレベルであるのでトランジスタN
51が導通しトランジスタP51,N52で公知のCM
OSインバータを構成する。したがって、信号CU2が
反転され信号IU2としてトランジスタQ11のベース
に供給される。すなわちこの場合には、従来の第5の出
力インタフェース回路と同一の動作となる。出力端子T
Oの電位レベルが上昇しトランジスタQ11のベースエ
ミッタ間に逆電圧がかかる恐れのある場合には、EB保
護信号EBのレベルがLレベルとなることにより、トラ
ンジスタN51が遮断状態となり、したがって、トラン
ジスタQ11のベースがトランジスタN52を経由して
電源SVすなわち接地電位となることが防止される。こ
の結果トランジスタQ11の破壊の要因が除去され信頼
度が向上する。
【0027】図2を再度参照すると、この図に示すタイ
ミング波形は、説明の便宜上、遅延回路DL1以外の信
号伝搬時間を0とする。まず時刻T0において、Lレベ
ルのデータ入力信号INおよびHレベルのコントロール
信号Cの供給に応答して、NAND回路G1,G3の出
力するプルアップ制御信号CU1,CU2,NOR回路
G2の出力するプルダウン制御信号CDおよび遅延回路
DL1の出力する信号EBの各々はすべてHレベルとな
り、EB保護回路5の出力する駆動信号IU2はLレベ
ルとなり、トランジスタQ11が遮断状態となり、トラ
ンジスタP11は遮断状態、トランジスタN21は導通
状態となるので出力端子TOにはLレベルが出力され
る。時刻T1において、データ入力信号INのHレベル
への変化に応答して、プルアップ制御信号CU1,CU
2およびプルダウン制御信号CDの各々がLレベルに
信号IU2がHレベルに変化し、トランジスタQ11が
導通状態、トランジスタP11は導通状態、トランジス
タN21は遮断状態となるので出力端子TOにはHレベ
ルが出力される。コントロール信号Cがレベルのとき
は、このように、データ入力信号INと同一レベルが出
力される。次に時刻T2において、コントロール信号C
レベルへの変化に応答してプルアップ制御信号CU
1,CU2の各々がHレベルに、信号IU2がLレベル
にそれぞれ変化し、プルダウン制御信号CDはLレベル
を保持する。したがって、トランジスタP11,N21
は遮断状態となる。EB保護信号EBは、この時刻T2
の時点ではHレベルを保持しているので、EB保護回路
5はインバータとして動作し、トランジスタQ11にH
レベルの駆動信号IU2を供給し、このトランジスタQ
11のベース電荷を引抜くことにより、急速に遮断状態
とさせる。これにより出力端子TOはハイインピーダン
ス(HiZ)状態に変化する。次の時刻T3において、
遅延回路DL1によって遅れたコントロール信号Cから
生成されたLレベルのEB保護信号EBが、EB保護回
路5に供給され、トランジスタN51を遮断することに
より、トランジスタQ11のベースは電源SVすなわち
接地電位から切離されHiZ状態となる。この結果、出
力端子TOのレベルが5Vに上昇してもトランジスタQ
11のベースエミッタ間ブレークダウンの発生を防止で
きる。
【0028】以上説明したように、出力端子TOをHi
Zにするためには、バイポーラトランジスタQ11のベ
ースをHiZ状態にするまえに、まずこのトランジスタ
Q11を急速に遮断するためにベース電荷を引抜く必要
があり、このための所要時間を遅延回路DL1の遅延時
間に割当てている。この遅延時間は極めて短いものであ
るため、回路動作やICを含むシステムに与える影響は
無視できる。
【0029】遅延回路DL1は、例えば、公知のインバ
ータの複数個の直列接続により実現できる。
【0030】EB保護回路の第2の構成例を示す図3を
参照すると、この図に示すEB保護回路5Aの上述のE
B保護回路5との相違点は、トランジスタP51,N5
1との間にゲートをトランジスタN51のゲートと共通
接続した第2のPチャネルMOSトランジスタP52を
備え、トランジスタP52,N52がEB保護信号EB
に対しCMOSインバータとして動作することである。
【0031】EB保護回路の第3の構成例を示す図4
(A)〜(C)を参照すると、この図に示すEB保護回
路5Bは、データ入力信号INとバイポーラトランジス
タQ11のベースとの間にEB保護信号EBにより信号
INの通過/不通過を制御するトランスファーゲートT
Gを備える。
【0032】トランスファーゲートTGとしては図4
(A)に示すNチャネルMOSトランジスタ1個をもち
いるもの、図4(B)に示すPチャネルMOSトランジ
スタ1個をもちいるもの、図4(C)に示す各々1個の
NチャネルMOSトランジスタおよびPチャネルMOS
トランジスタの並列接続構成等のいずれを用いてもよ
い。
【0033】本発明の参考例を図1および従来と共通の
構成要素には共通の参照文字/数字を付して同様に回路
図で示す図5を参照すると、この図に示す参考例の出力
インタフェース回路の上述の第1の実施例に対する相違
点は、プルアップ回路1の代りにバイポーラトランジス
タQ31と従来の第4の出力インタフェース回路と同様
なリーク電流防止機能のためのフローティングNウェル
31を含むプルアップ回路3Aと、プルダウン回路2の
代りに従来の第4の出力インタフェース回路と共通のプ
ルダウン回路4とを備えることである。
【0034】プルアップ回路3Aは、プルアップ回路3
と共通のフローティングNウエル31およびPチャネル
MOSトランジスタP31〜P34と、コレクタが電源
LVにエミッタが出力端子TOにベースがEB保護回路
5にそれぞれ接続された駆動用のバイポーラトランジス
タQ31とを備える。
【0035】トランジスタP31のソースは高電位電源
LVに、ドレインは出力端子TOにゲートがトランジス
タP33,P34のそれぞれのソースおよびNAND回
路G1の出力に、ウエルはトランジスタP32〜P34
のウエル電位とトランジスタP32のドレインにそれぞ
れ接続される。トランジスタP34のドレインは出力端
子TOおよびトランジスタP32のゲートに、ゲートは
電源LVにそれぞれ接続する。トランジスタP33のド
レインはNAND回路G1の出力にゲートは入力信号I
Nにそれぞれ接続する。トランジスタP32のソースは
電源LVと接続する。
【0036】
【0037】
【発明の効果】以上説明したように、本発明の出力イン
タフェース回路は、プルアップ回路が高駆動能力のバイ
ポーラトランジスタを備え、このトランジスタの保護の
ためのベースエミッタ間の逆方向電圧発生条件に対応し
た制御信号の供給に応答して上記トランジスタの逆方向
のベース電流の導電路を遮断するエミッタベース保護回
路を備えるので、小回路面積かつ高速の高電圧動作の半
導体装置と直接インタフェース可能な小回路面積かつ高
駆動能力の出力インタフェース回路を有する低電圧電源
動作の半導体集積回路を提供することができるという効
果がある。
【図面の簡単な説明】
【図1】本発明の出力インタフェース回路の第1の実施
例を示す回路図である。
【図2】本実施例の出力インタフェース回路における動
作の一例を示すタイムチャートである。
【図3】図1に示したEB保護回路の第2の例を示す回
路図である。
【図4】EB保護回路の第3の例を示す回路図である。
【図5】本発明の参考例を示す回路図である。
【図6】出力インタフェース回路の基本概念を示すブロ
ック図である。
【図7】従来の第1の出力インタフェース回路を示す回
路図である。
【図8】従来の第2の出力インタフェース回路を示す回
路図である。
【図9】従来の第3の出力インタフェース回路を示す回
路図である。
【図10】従来の第4の出力インタフェース回路を示す
回路図である。
【図11】従来の第5の出力インタフェース回路を示す
回路図である。
【符号の説明】
1,1A,1B,3,100 プルアップ回路 2,2A,2B,4,200 プルダウン回路 5 EB保護回路 6,7,11,I1 インバータ DL1 遅延回路 G1〜G3 論理回路 Q11,Q12,Q13,Q14,Q71,N21,N
31,N41,N42,N51,N52,N61,N1
11,P11,P31〜P34,P51,P52,P6
1,P111 トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−178017(JP,A) 特開 昭64−71325(JP,A) 特開 昭63−215114(JP,A) 特開 平6−140911(JP,A) 特開 平4−178017(JP,A) 特開 昭63−208324(JP,A) (58)調査した分野(Int.Cl.6,DB名) H03K 19/00 - 19/23 H03K 17/08 H03K 17/567

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 高電位の第1の電源とこの第1の電源よ
    り高い電位の第3の電源を用いる半導体集積回路に接続
    された出力端子との間に接続され第1の制御信号の供給
    に応答してこの出力端子の電位をハイレベルに引上げる
    プルアップ回路と、低電位の第2の電源と前記出力端子
    との間に接続され第2の制御信号の供給に応答して前記
    出力端子の電位をローレベルに引下げるプルダウン回路
    と、データ入力信号と外部制御信号との供給に応答して
    前記第1および第2の制御信号を発生する制御信号源と
    を備え、前記プルアップ回路が、コレクタを前記第1の
    電源にエミッタを前記出力端子にそれぞれ接続しベース
    に前記第1の制御信号対応の駆動信号の供給を受けるエ
    ミッタフォロワ接続のバイポーラ型の第1の導電型の第
    1のトランジスタを備える出力インタフェース回路にお
    いて、前記ベースと前記制御信号源との間に設けられ前
    記第1の制御信号の供給に応答して前記駆動信号を発生
    するとともに前記ベース及びエミッタ間の予め定めた逆
    方向電圧発生条件に対応した第3の制御信号の供給に応
    答して前記ベースと前記制御信号源との間の導電路を遮
    断するエミッタベース保護回路を備えることを特徴とす
    る出力インタフェース回路。
  2. 【請求項2】 前記プルアップ回路が、前記第1のトラ
    ンジスタと、ソースが前記第1の電源にドレインが前記
    出力端子にそれぞれ接続されゲートに前記第1の制御信
    号の逆相信号である第4の制御信号の供給を受ける第2
    の導電型の第1のMOSトランジスタとを備えることを
    特徴とする請求項1記載の出力インタフェース回路。
  3. 【請求項3】 前記プルアップ回路が、前記出力端子に
    ドレインを前記第2の電源にソースをそれぞれ接続しゲ
    ートへの前記第2の制御信号の供給に応答して導通する
    第1の導電型の第5のMOSトランジスタを備えること
    を特徴とする請求項1記載の出力インタフェース回路。
  4. 【請求項4】 外部制御信号を予め定めた時間遅延して
    前記第3の制御信号を発生する遅延回路を備えることを
    特徴とする請求項1記載の出力インタフェース回路。
  5. 【請求項5】 前記エミッタベース保護回路が、前記第
    1の電源にソ ースを接続しゲートに前記第1の制御信号
    の供給を受ける第2の導電型の第8のMOSトランジス
    タと、前記第8のMOSトランジスタのドレインにドレ
    インを接続しゲートに前記第3の制御信号の供給を受け
    る第1の導電型の第9のMOSトランジスタと、前記第
    2の電源にソースを前記第8のMOSトランジスタのゲ
    ートにゲートを前記第9のMOSトランジスタのソース
    にドレインをそれぞれ接続した第1の導電型の第10の
    MOSトランジスタとを備え、 前記第8および第9のMOSトランジスタの各々のドレ
    インの共通接続点が前記第1のトランジスタのベースに
    接続され前記第1の制御信号の供給に応答して前記駆動
    信号を発生することを特徴とする請求項1記載の出力イ
    ンタフェース回路。
  6. 【請求項6】 前記エミッタベース保護回路が、前記第
    1の電源にソースを接続しゲートに前記第1の制御信号
    の供給を受ける第2の導電型の第11のMOSトランジ
    スタと、前記第11のMOSトランジスタのドレインに
    ソースを接続しゲートに前記第3の制御信号の供給を受
    ける第2導電型の第12のMOSトランジスタと、前記
    第12のMOSトランジスタのドレインにドレインを接
    続しゲートに前記第3の制御信号の供給を受ける第1の
    導電型の第13のMOSトランジスタと、前記第13の
    MOSトランジスタのソースにドレインを前記第2の電
    源にソースを前記第11のMOSトランジスタのゲート
    にゲートをそれぞれ接続した第1の導電型の第14のM
    OSトランジスタとを備え、 前記第12および第13のMOSトランジスタの各々の
    ドレインの共通接続点が前記第1のトランジスタのベー
    スに接続され前記第1の制御信号の供給に応答して前記
    駆動信号を発生することを特徴とする請求項1記載の出
    力インタフェース回路。
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