JP2748400B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のコンパレータからなるフラッシュ形
AD変換器を有する半導体集積回路に関し、特にリンギン
グ等の発生しない信号を各コンパレータに供給すること
が可能なフラッシュ形AD変換器を有する半導体集積回路
に関する。
AD変換器を有する半導体集積回路に関し、特にリンギン
グ等の発生しない信号を各コンパレータに供給すること
が可能なフラッシュ形AD変換器を有する半導体集積回路
に関する。
同一の入力インピーダンスを有す回路が複数個配置さ
れるものとしては、例えばフラッシュ形AD変換器があ
る。フラッシュ形AD変換器においては、例えば８ビット
の場合、28個の抵抗を継続接続して28のレベルの基準電
圧を作成している。あるレベルの入力信号に対してクロ
ックに同期してこれらの基準電圧と28個のコンパレータ
により一斉に比較を行う。例えば、フルスケール入力8V
とし、入力に5.05Vのステップ電圧V1が加わったとす
る。V1＝０の状態では、各比較器の出力は全て“L"とな
り、入力電圧が5.05Vになると、基準電圧が5.05V以下に
対応する比較器の出力は全て“H"となり、基準電圧がそ
れ以上の比較器出力は全て“L"となる。この“H"から
“L"の変化点を検出し、エンコーダ回路を用いて２進化
符号に変換される。
れるものとしては、例えばフラッシュ形AD変換器があ
る。フラッシュ形AD変換器においては、例えば８ビット
の場合、28個の抵抗を継続接続して28のレベルの基準電
圧を作成している。あるレベルの入力信号に対してクロ
ックに同期してこれらの基準電圧と28個のコンパレータ
により一斉に比較を行う。例えば、フルスケール入力8V
とし、入力に5.05Vのステップ電圧V1が加わったとす
る。V1＝０の状態では、各比較器の出力は全て“L"とな
り、入力電圧が5.05Vになると、基準電圧が5.05V以下に
対応する比較器の出力は全て“H"となり、基準電圧がそ
れ以上の比較器出力は全て“L"となる。この“H"から
“L"の変化点を検出し、エンコーダ回路を用いて２進化
符号に変換される。
このようなフラッシュ形AD変換器においては、第６図
に示すように、各コンパレータのクロック信号の入力
は、NPNトランジスタの差動入力となっており、それぞ
れ入力容量Ciが存在する。
に示すように、各コンパレータのクロック信号の入力
は、NPNトランジスタの差動入力となっており、それぞ
れ入力容量Ciが存在する。
また、クロックドライバからの配線によるインダクタ
ンスおよび容量も存在するので、クロックドライバから
コンパレータの入力までは、等価的に第７図に示すよう
なLC回路を形成している。
ンスおよび容量も存在するので、クロックドライバから
コンパレータの入力までは、等価的に第７図に示すよう
なLC回路を形成している。
従って、LC回路による寄生インピーダンスでリンギン
グが発生するため、変換誤差が生じていた。
グが発生するため、変換誤差が生じていた。
このようなリンギングを防止するため、従来は、第５
図に示すような抵抗による補償方法があった（例えば、
電子通信学会技術研究報告、Vol.84,No.11,SSD84−12,p
p.79〜86参照）。
図に示すような抵抗による補償方法があった（例えば、
電子通信学会技術研究報告、Vol.84,No.11,SSD84−12,p
p.79〜86参照）。
ここでは、１〜2nの電圧レベルを有する各コンパレー
タ10を複数個１および２の左右に配列し、クロックドラ
イバ20からの相補的信号出力端子の間に抵抗30を挿入す
る。この方法では、相補的信号の出力端子に生じるオー
バーシュートや、それち伴うリンギングを打ち消すため
に抵抗30が設けられている。
タ10を複数個１および２の左右に配列し、クロックドラ
イバ20からの相補的信号出力端子の間に抵抗30を挿入す
る。この方法では、相補的信号の出力端子に生じるオー
バーシュートや、それち伴うリンギングを打ち消すため
に抵抗30が設けられている。
しかし、第５図の回路では、クロック信号出力端での
リンギング防止等の配慮はなされているが、各コンパレ
ータの入力端子での波形の影響については配慮されてい
ない。このため、第７図に示すLC回路に高速のクロック
を印加したときには、各コンパレータのクロック入力端
でクロックにリンギングが発生し、AD変換器の変換誤差
が増大するという問題があった。
リンギング防止等の配慮はなされているが、各コンパレ
ータの入力端子での波形の影響については配慮されてい
ない。このため、第７図に示すLC回路に高速のクロック
を印加したときには、各コンパレータのクロック入力端
でクロックにリンギングが発生し、AD変換器の変換誤差
が増大するという問題があった。
本発明の目的は、このような課題を解決し、入力信号
と複数の基準電圧とを複数のコンパレータによりクロッ
クに同期して一斉に比較を行うフラッシュ形AD変換器を
有する半導体集積回路において、特に、信号源から各コ
ンパレータに信号を供給する場合に、リンギング等の発
生しない信号を各コンパレータに供給することが可能な
半導体集積回路を提供することにある。
と複数の基準電圧とを複数のコンパレータによりクロッ
クに同期して一斉に比較を行うフラッシュ形AD変換器を
有する半導体集積回路において、特に、信号源から各コ
ンパレータに信号を供給する場合に、リンギング等の発
生しない信号を各コンパレータに供給することが可能な
半導体集積回路を提供することにある。
上記目的を達成するため、本発明の半導体集積回路
は、入力信号と複数の基準電圧とを複数のコンパレータ
によりクロックに同期して一斉に比較を行うフラッシュ
形AD変換器を有してなる半導体集積回路であって、上記
複数のコンパレータに上記クロックを入力するためクロ
ックドライバのクロック出力と上記複数のコンパレータ
のクロック入力との間を特性インピーダンスを有する信
号線により接続せしめ、上記複数のコンパレータの一個
のコンパレータの入力容量と上記複数のコンパレータの
一個のコンパレータ当たりの上記信号線の浮遊容量とを
合わせた容量と、上記複数のコンパレータの一個のコン
パレータ当たりの上記信号線のインダクタンスとから求
められる特性インピーダンスが上記複数のコンパレータ
の各コンパレータで略同一となる如くICレイアウトによ
り上記信号線の入力端と出力端との間で上記複数のコン
パレータは略等間隔で配置してなり、上記信号線の上記
入力端と上記クロックドライバの上記クロック出力との
間には上記特性インピーダンスと略等しいインピーダン
スの出力インピーダンスを接続せしめ、上記信号線の上
記出力を上記特性インピーダンスと略等しいインピーダ
ンスの抵抗により終端したことを特徴とすることを特徴
としている。
は、入力信号と複数の基準電圧とを複数のコンパレータ
によりクロックに同期して一斉に比較を行うフラッシュ
形AD変換器を有してなる半導体集積回路であって、上記
複数のコンパレータに上記クロックを入力するためクロ
ックドライバのクロック出力と上記複数のコンパレータ
のクロック入力との間を特性インピーダンスを有する信
号線により接続せしめ、上記複数のコンパレータの一個
のコンパレータの入力容量と上記複数のコンパレータの
一個のコンパレータ当たりの上記信号線の浮遊容量とを
合わせた容量と、上記複数のコンパレータの一個のコン
パレータ当たりの上記信号線のインダクタンスとから求
められる特性インピーダンスが上記複数のコンパレータ
の各コンパレータで略同一となる如くICレイアウトによ
り上記信号線の入力端と出力端との間で上記複数のコン
パレータは略等間隔で配置してなり、上記信号線の上記
入力端と上記クロックドライバの上記クロック出力との
間には上記特性インピーダンスと略等しいインピーダン
スの出力インピーダンスを接続せしめ、上記信号線の上
記出力を上記特性インピーダンスと略等しいインピーダ
ンスの抵抗により終端したことを特徴とすることを特徴
としている。
また、上記複数のコンパレータはＮ個のコンパレータ
回路群を含み、該Ｎ個のコンパレータ回路群の各コンパ
レータ回路群はＭ個のコンパレータ回路列を含み、該Ｍ
個のコンパレータ回路列の各コンパレータ回路列はＬ個
のコンパレータ回路を含み、一つのクロック信号源から
上記複数のコンパレータの上記Ｎ個のコンパレータ回路
群に上記クロックを入力するためのＮ個のクロックドラ
イバを有し、該Ｎ個のクロックドライバの各クロックド
ライバの出力を各コンパレータ回路群の上記Ｍ個のコン
パレータ回路列に共通にクロックを入力せしめ、上記各
コンパレータ回路列の上記Ｌ個のコンパレータ回路に共
通にクロックを入力するため上記各クロックドライバの
クロック出力と上記各コンパレータ回路列の上記Ｌ個の
コンパレータ回路のクロック入力との間を特性インピー
ダンスを有する信号線により接続せしめ、上記各コンパ
レータ回路列の上記Ｌ個のコンパレータ回路の一個のコ
ンパレータ回路の入力容量と上記各コンパレータ回路列
の上記Ｌ個のコンパレータ回路の一個のコンパレータ回
路当たりの上記信号線の浮遊容量とを合わせた容量と、
上記各コンパレータ回路列の上記Ｌ個のコンパレータ回
路の一個のコンパレータ回路当たりの上記信号線のイン
ダクタンスとから求められる特性インピーダンスが上記
各コンパレータ回路列の上記Ｌ個のコンパレータ回路で
略同一となる如くICレイアウトにより上記信号線の入力
端と出力端との間で上記Ｌ個のコンパレータ回路を略等
間隔で配置してなり、上記Ｎ個のコンパレータ回路群の
各コンパレータ回路群の上記信号線の上記入力端と上記
Ｎ個のクロックドライバの各クロックドライバの上記ク
ロック出力との間には上記特性インピーダンスと略等し
いインピーダンスの出力インピーダンスを接続せしめ、
上記信号線の上記出力を上記特性インピーダンスと略等
しいインピーダンスの抵抗により終端したことを特徴と
している。
回路群を含み、該Ｎ個のコンパレータ回路群の各コンパ
レータ回路群はＭ個のコンパレータ回路列を含み、該Ｍ
個のコンパレータ回路列の各コンパレータ回路列はＬ個
のコンパレータ回路を含み、一つのクロック信号源から
上記複数のコンパレータの上記Ｎ個のコンパレータ回路
群に上記クロックを入力するためのＮ個のクロックドラ
イバを有し、該Ｎ個のクロックドライバの各クロックド
ライバの出力を各コンパレータ回路群の上記Ｍ個のコン
パレータ回路列に共通にクロックを入力せしめ、上記各
コンパレータ回路列の上記Ｌ個のコンパレータ回路に共
通にクロックを入力するため上記各クロックドライバの
クロック出力と上記各コンパレータ回路列の上記Ｌ個の
コンパレータ回路のクロック入力との間を特性インピー
ダンスを有する信号線により接続せしめ、上記各コンパ
レータ回路列の上記Ｌ個のコンパレータ回路の一個のコ
ンパレータ回路の入力容量と上記各コンパレータ回路列
の上記Ｌ個のコンパレータ回路の一個のコンパレータ回
路当たりの上記信号線の浮遊容量とを合わせた容量と、
上記各コンパレータ回路列の上記Ｌ個のコンパレータ回
路の一個のコンパレータ回路当たりの上記信号線のイン
ダクタンスとから求められる特性インピーダンスが上記
各コンパレータ回路列の上記Ｌ個のコンパレータ回路で
略同一となる如くICレイアウトにより上記信号線の入力
端と出力端との間で上記Ｌ個のコンパレータ回路を略等
間隔で配置してなり、上記Ｎ個のコンパレータ回路群の
各コンパレータ回路群の上記信号線の上記入力端と上記
Ｎ個のクロックドライバの各クロックドライバの上記ク
ロック出力との間には上記特性インピーダンスと略等し
いインピーダンスの出力インピーダンスを接続せしめ、
上記信号線の上記出力を上記特性インピーダンスと略等
しいインピーダンスの抵抗により終端したことを特徴と
している。
さらに、上記複数のコンパレータはＮ個のコンパレー
タ回路群を含み、該Ｎ個のコンパレータ回路群の各コン
パレータ回路群はＭ個のコンパレータ回路を含み、上記
複数のコンパレータの上記Ｎ個のコンパレータ回路群に
相補クロックを入力するためのクロックドライバを有
し、該クロックドライバの相補クロック出力を上記各コ
ンパレータ回路群の上記Ｍ個のコンパレータ回路に共通
に上記相補クロックを入力せしめ、上記各コンパレータ
回路群の上記Ｍ個のコンパレータ回路に共通に上記相補
クロックを入力するため上記クロックドライバの上記相
補クロック出力と上記各コンパレータ回路群の上記Ｍ個
のコンパレータ回路の相補クロック入力との間を特性イ
ンピーダンスを有する相補信号線により接続せしめ、上
記各コンパレータ回路群の上記Ｍ個のコンパレータ回路
の一個のコンパレータ回路の入力容量と上記各コンパレ
ータ回路群の上記Ｍ個のコンパレータ回路の一個のコン
パレータ回路当たりの上記相補信号線の浮遊容量とを合
わせた容量と、上記各コンパレータ回路群の上記Ｍ個の
コンパレータ回路の一個のコンパレータ回路当たりの上
記相補信号線のインダクタンスとから求められる特性イ
ンピーダンスが上記コンパレータ回路群の上記Ｍ個のコ
ンパレータ回路で略同一となる如くICレイアウトにより
上記相信号線の入力端と出力端との間で上記Ｍ個のコン
パレータ回路を略等間隔で配置してなり、上記Ｎ個のコ
ンパレータ回路群の各コンパレータ回路群の上記相補信
号線の上記入力端と上記クロックドライバの上記相補ク
ロック出力との間には上記特性インピーダンスと略等し
いインピーダンスの出力インピーダンスを接続せしめ、
上記相補信号線の上記出力を上記特性インピーダンスと
略等しいインピーダンスの抵抗により終端したことを特
徴としている。
タ回路群を含み、該Ｎ個のコンパレータ回路群の各コン
パレータ回路群はＭ個のコンパレータ回路を含み、上記
複数のコンパレータの上記Ｎ個のコンパレータ回路群に
相補クロックを入力するためのクロックドライバを有
し、該クロックドライバの相補クロック出力を上記各コ
ンパレータ回路群の上記Ｍ個のコンパレータ回路に共通
に上記相補クロックを入力せしめ、上記各コンパレータ
回路群の上記Ｍ個のコンパレータ回路に共通に上記相補
クロックを入力するため上記クロックドライバの上記相
補クロック出力と上記各コンパレータ回路群の上記Ｍ個
のコンパレータ回路の相補クロック入力との間を特性イ
ンピーダンスを有する相補信号線により接続せしめ、上
記各コンパレータ回路群の上記Ｍ個のコンパレータ回路
の一個のコンパレータ回路の入力容量と上記各コンパレ
ータ回路群の上記Ｍ個のコンパレータ回路の一個のコン
パレータ回路当たりの上記相補信号線の浮遊容量とを合
わせた容量と、上記各コンパレータ回路群の上記Ｍ個の
コンパレータ回路の一個のコンパレータ回路当たりの上
記相補信号線のインダクタンスとから求められる特性イ
ンピーダンスが上記コンパレータ回路群の上記Ｍ個のコ
ンパレータ回路で略同一となる如くICレイアウトにより
上記相信号線の入力端と出力端との間で上記Ｍ個のコン
パレータ回路を略等間隔で配置してなり、上記Ｎ個のコ
ンパレータ回路群の各コンパレータ回路群の上記相補信
号線の上記入力端と上記クロックドライバの上記相補ク
ロック出力との間には上記特性インピーダンスと略等し
いインピーダンスの出力インピーダンスを接続せしめ、
上記相補信号線の上記出力を上記特性インピーダンスと
略等しいインピーダンスの抵抗により終端したことを特
徴としている。
本発明においては、特性インピーダンスZ0を出力イン
ピーダンスとして備えた信号源と、信号ライン末端のそ
れと同じ値の終端抵抗により、入力信号の劣化を防止
し、複数個の同一回路を正常に動作させる。
ピーダンスとして備えた信号源と、信号ライン末端のそ
れと同じ値の終端抵抗により、入力信号の劣化を防止
し、複数個の同一回路を正常に動作させる。
第７図に示すLC回路において、ＬとＣは、コンパレー
タ間を接続するクロックラインに存在するインダクタン
スＬと、１コンパレータ当りの入力容量と回路間を接続
するクロックラインに付加された寄生容量とを合わせた
容量Ｃである。このＬとＣとをそれぞれ単位インダクタ
ンスおよび単位容量とし、それから計算されるインピー
ダンス をクロックラインの特性インピーダンスとする。
タ間を接続するクロックラインに存在するインダクタン
スＬと、１コンパレータ当りの入力容量と回路間を接続
するクロックラインに付加された寄生容量とを合わせた
容量Ｃである。このＬとＣとをそれぞれ単位インダクタ
ンスおよび単位容量とし、それから計算されるインピー
ダンス をクロックラインの特性インピーダンスとする。
一般に、特性インピーダンスZ0を持つ線路において、
その末端をZ0で終端すれば、入力信号は正常に伝達でき
ることが知られている。従って、信号源の出力に上記L,
Cから計算される特性インピーダンスZ0と同値の抵抗を
設けてインピーダンスマッチングを行い、また配線をZ0
で終端することにより、リンギングのない正常なクロッ
クを各コンパレータに供給することができる。
その末端をZ0で終端すれば、入力信号は正常に伝達でき
ることが知られている。従って、信号源の出力に上記L,
Cから計算される特性インピーダンスZ0と同値の抵抗を
設けてインピーダンスマッチングを行い、また配線をZ0
で終端することにより、リンギングのない正常なクロッ
クを各コンパレータに供給することができる。
以下、本発明の実施例を、図面により詳細に説明す
る。
る。
第１図は、本発明の一実施例を示すフラッシュ形AD変
換器の構成図である。
換器の構成図である。
第１図の回路は、従来のフラッシュ形AD変換器の構成
に対して、１つのクロックドライバ20から駆動されるコ
ンパレータ群１のクロックラインの末端を、抵抗３で終
端したものである。このコンパレータ群１は、複数個の
コンパレータ10から構成され、ICレイアウト上では、コ
ンパレータが等間隔に配列される。そのため、１個のコ
ンパレータ当りのクロックライン配線容量とコンパレー
タ入力容量とを合わせた容量Ｃ、および配線インダクタ
ンスＬは、簡単に推定することができる。この値が、ク
ロックラインの線路の特性インピーダンス を決定することになる。このようにして求められたZ0を
出力インピーダンス４として備えたクロックドライバ20
で駆動し、かつ終端抵抗３の値をZ0に選択すれば、伝送
回路と同じように、各コンパレータでクロックにリンギ
ング等を生じることなく、安定にクロックを供給するこ
とが可能である。
に対して、１つのクロックドライバ20から駆動されるコ
ンパレータ群１のクロックラインの末端を、抵抗３で終
端したものである。このコンパレータ群１は、複数個の
コンパレータ10から構成され、ICレイアウト上では、コ
ンパレータが等間隔に配列される。そのため、１個のコ
ンパレータ当りのクロックライン配線容量とコンパレー
タ入力容量とを合わせた容量Ｃ、および配線インダクタ
ンスＬは、簡単に推定することができる。この値が、ク
ロックラインの線路の特性インピーダンス を決定することになる。このようにして求められたZ0を
出力インピーダンス４として備えたクロックドライバ20
で駆動し、かつ終端抵抗３の値をZ0に選択すれば、伝送
回路と同じように、各コンパレータでクロックにリンギ
ング等を生じることなく、安定にクロックを供給するこ
とが可能である。
第２図は、本発明の他の実施例を示すフラッシュ形AD
変換器の構成図である。
変換器の構成図である。
第２図においては、１〜2nのレベルを持つ複数個のコ
ンパレータを２列に配置し、これら２列を１つのコンパ
レータ群として、１個のクロックドライバ20から駆動さ
せる。この時の線路の特性インピーダンス▲Ｚ′ ０▼
は、１列の場合の1/2となるので、 を終端抵抗３の値とする。また、４はクロックドライバ
20の出力インピーダンス▲Ｚ′ ０▼となるようにするた
めの抵抗であり、出力インピーダンスの小さなクロック
ドライバ20を使用した場合には、抵抗４の値は▲Ｚ′ ０
▼となる。
ンパレータを２列に配置し、これら２列を１つのコンパ
レータ群として、１個のクロックドライバ20から駆動さ
せる。この時の線路の特性インピーダンス▲Ｚ′ ０▼
は、１列の場合の1/2となるので、 を終端抵抗３の値とする。また、４はクロックドライバ
20の出力インピーダンス▲Ｚ′ ０▼となるようにするた
めの抵抗であり、出力インピーダンスの小さなクロック
ドライバ20を使用した場合には、抵抗４の値は▲Ｚ′ ０
▼となる。
第３図は、本発明のさらに他の実施例を示すフラッシ
ュ形AD変換器の構成図である。
ュ形AD変換器の構成図である。
第３図では、AD変換器のビット数が増大して、コンパ
レータ群を複数に分割してレイアウトした場合である。
すなわち、単一のクロック２から群に分けられた各クロ
ックドライバ20（ここでは、４個のドライバ）にクロッ
クを供給し、各クロックドライバ20から群別のコンパレ
ータ１にクロックを供給する。この場合、第１図に示す
ように、各コンパレータ群ごとに終端抵抗３を接続して
もよいが、隣り合うコンパレータ群でクロックの位相に
ずれが生じると、クロックジッタとなってAD変換器の精
度を低下させることになるため、ここでは各コンパレー
タ群のクロックラインを相互に接続している。なお、終
端抵抗は１つでもよく、このときの終端抵抗の値（▲Ｚ
′ ０▼）は、コンパレータ群の数をＮ、各コンパレータ
群における特性インピーダンスをZ0にすれば、Z0/Nにな
ることは明らかである。これにより、クロックジッタが
なくなり、高精度のAD変換器を実現できる。
レータ群を複数に分割してレイアウトした場合である。
すなわち、単一のクロック２から群に分けられた各クロ
ックドライバ20（ここでは、４個のドライバ）にクロッ
クを供給し、各クロックドライバ20から群別のコンパレ
ータ１にクロックを供給する。この場合、第１図に示す
ように、各コンパレータ群ごとに終端抵抗３を接続して
もよいが、隣り合うコンパレータ群でクロックの位相に
ずれが生じると、クロックジッタとなってAD変換器の精
度を低下させることになるため、ここでは各コンパレー
タ群のクロックラインを相互に接続している。なお、終
端抵抗は１つでもよく、このときの終端抵抗の値（▲Ｚ
′ ０▼）は、コンパレータ群の数をＮ、各コンパレータ
群における特性インピーダンスをZ0にすれば、Z0/Nにな
ることは明らかである。これにより、クロックジッタが
なくなり、高精度のAD変換器を実現できる。
第４図は、本発明のさらに別の実施例を示すフラッシ
ュ形AD変換器の構成図である。
ュ形AD変換器の構成図である。
一般に、高速のクロック信号を供給する場合、それぞ
れのクロック信号を相補的な信号として供給する場合が
多い。このとき、一方をCLK5とし、他方を▲▼６
とすると、それぞれについてZ0/2で終端してもよいが、
CLK5と▲▼６の線間にZ0を挿入しても同等とな
る。その場合、直流的な電流がクロックドライバ20から
は流れないため、低消費電力の点から考慮すると都合が
よい。さらに、CLK5および▲▼６のラインは、IC
レイアウト時に並行して配置されるため、コンパレータ
群の末端でこれらの線間に抵抗３を配置すればよい。そ
の場合、抵抗３を取り付けたことにより、ICチップサイ
ズが拡大することもないため、この点から考慮しても都
合がよい。
れのクロック信号を相補的な信号として供給する場合が
多い。このとき、一方をCLK5とし、他方を▲▼６
とすると、それぞれについてZ0/2で終端してもよいが、
CLK5と▲▼６の線間にZ0を挿入しても同等とな
る。その場合、直流的な電流がクロックドライバ20から
は流れないため、低消費電力の点から考慮すると都合が
よい。さらに、CLK5および▲▼６のラインは、IC
レイアウト時に並行して配置されるため、コンパレータ
群の末端でこれらの線間に抵抗３を配置すればよい。そ
の場合、抵抗３を取り付けたことにより、ICチップサイ
ズが拡大することもないため、この点から考慮しても都
合がよい。
以上説明したように、本発明によれば、ICレイアウト
から計算される特性インピーダンスを有する終端抵抗
を、コンパレータ等の複数個の回路の末端に接続するこ
とにより、クロック等の信号のリンギングを防止できる
ので、コンパレータ等の回路を正常に動作させることが
できる。その結果、高速信号時にも安定な動作を行うフ
ラッシュ形AD変換器を有する半導体集積回路を実現する
ことができる。
から計算される特性インピーダンスを有する終端抵抗
を、コンパレータ等の複数個の回路の末端に接続するこ
とにより、クロック等の信号のリンギングを防止できる
ので、コンパレータ等の回路を正常に動作させることが
できる。その結果、高速信号時にも安定な動作を行うフ
ラッシュ形AD変換器を有する半導体集積回路を実現する
ことができる。
第１図は本発明の一実施例を示すフラッシュ形AD変換器
のブロック構成図、第２図は本発明の他の実施例を示す
AD変換器の構成図、第３図は本発明のさらに他の実施例
を示すAD変換器の構成図、第４図は本発明のさらに他の
実施例を示すAD変換器の構成図、第５図は従来のフラッ
シュ形AD変換器の構成図、第６図はAD変換器のコンパレ
ータのクロック入力部の等価回路図、第７図はクロック
ドライバからコンパレータの入力部までのクロックライ
ンの等価回路図である。 1:コンパレータ群、2:単一のクロック、3:終端抵抗、4:
クロックドライバの出力インピーダンス、5,6:クロック
ライン、10:コンパレータ、20:クロックドライバ、30:
ドライバの出力側に接続された抵抗Ｒ。
のブロック構成図、第２図は本発明の他の実施例を示す
AD変換器の構成図、第３図は本発明のさらに他の実施例
を示すAD変換器の構成図、第４図は本発明のさらに他の
実施例を示すAD変換器の構成図、第５図は従来のフラッ
シュ形AD変換器の構成図、第６図はAD変換器のコンパレ
ータのクロック入力部の等価回路図、第７図はクロック
ドライバからコンパレータの入力部までのクロックライ
ンの等価回路図である。 1:コンパレータ群、2:単一のクロック、3:終端抵抗、4:
クロックドライバの出力インピーダンス、5,6:クロック
ライン、10:コンパレータ、20:クロックドライバ、30:
ドライバの出力側に接続された抵抗Ｒ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−107248（ＪＰ，Ａ) 特開 昭49−18235（ＪＰ，Ａ) 特公 昭41−3843（ＪＰ，Ｂ１) 特公 昭45−2847（ＪＰ，Ｂ１) 実公 昭50−24103（ＪＰ，Ｙ１)
Claims (3)
- 【請求項１】入力信号と複数の基準電圧とを複数のコン
パレータによりクロックに同期して一斉に比較を行うフ
ラッシュ形AD変換器を有してなる半導体集積回路であっ
て、 上記複数のコンパレータに上記クロックを入力するため
クロックドライバのクロック出力と上記複数のコンパレ
ータのクロック入力との間を特性インピーダンスを有す
る信号線により接続せしめ、 上記複数のコンパレータの一個のコンパレータの入力容
量と上記複数のコンパレータの一個のコンパレータ当た
りの上記信号線の浮遊容量とを合わせた容量と、上記複
数のコンパレータの一個のコンパレータ当たりの上記信
号線のインダクタンスとから求められる特性インピーダ
ンスが上記複数のコンパレータの各コンパレータで略同
一となる如くICレイアウトにより上記信号線の入力端と
出力端との間で上記複数のコンパレータは略等間隔で配
置してなり、 上記信号線の上記入力端と上記クロックドライバの上記
クロック出力との間には上記特性インピーダンスと略等
しいインピーダンスの出力インピーダンスを接続せし
め、 上記信号線の上記出力を上記特性インピーダンスと略等
しいインピーダンスの抵抗により終端したことを特徴と
する半導体集積回路。 - 【請求項２】入力信号と複数の基準電圧とを複数のコン
パレータによりクロックに同期して一斉に比較を行うフ
ラッシュ形AD変換器を有してなる半導体集積回路であっ
て、 上記複数のコンパレータはＮ個のコンパレータ回路群を
含み、該Ｎ個のコンパレータ回路群の各コンパレータ回
路群はＭ個のコンパレータ回路列を含み、 該Ｍ個のコンパレータ回路列の各コンパレータ回路列は
Ｌ個のコンパレータ回路を含み、 一つのクロック信号源から上記複数のコンパレータの上
記Ｎ個のコンパレータ回路群に上記クロックを入力する
ためＮ個のクロックドライバを有し、該Ｎ個のクロック
ドライバの各クロックドライバの出力を各コンパレータ
回路群の上記Ｍ個のコンパレータ回路列に共通にクロッ
クを入力せしめ、 上記各コンパレータ回路列の上記Ｌ個のコンパレータ回
路に共通にクロックを入力するため上記各クロックドラ
イバのクロック出力と上記各コンパレータ回路列の上記
Ｌ個のコンパレータ回路のクロック入力との間を特性イ
ンピーダンスを有する信号線により接続せしめ、 上記各コンパレータ回路列の上記Ｌ個のコンパレータ回
路の一個のコンパレータ回路の入力容量と上記各コンパ
レータ回路列の上記Ｌ個のコンパレータ回路の一個のコ
ンパレータ回路当たりの上記信号線の浮遊容量とを合わ
せた容量と、上記各コンパレータ回路列の上記Ｌ個のコ
ンパレータ回路の一個のコンパレータ回路当たりの上記
信号線のインダクタンスとから求められる特性インピー
ダンスが上記各コンパレータ回路列の上記Ｌ個のコンパ
レータ回路で略同一となる如くICレイアウトにより上記
信号線の入力端と出力端との間で上記Ｌ個のコンパレー
タ回路を略等間隔で配置してなり、 上記Ｎ個のコンパレータ回路群の各コンパレータ回路群
の上記信号線の上記入力端と上記Ｎ個のクロックドライ
バの各クロックドライバの上記クロック出力との間には
上記特性インピーダンスと略等しいインピーダンスの出
力インピーダンスを接続せしめ、上記信号線の上記出力
を上記特性インピーダンスと略等しいインピーダンスの
抵抗により終端したことを特徴とする半導体集積回路。 - 【請求項３】入力信号と複数の基準電圧とを複数のコン
パレータによりクロックに同期して一斉に比較を行うフ
ラッシュ形AD変換器を有してなる半導体集積回路であっ
て、 上記複数のコンパレータはＮ個のコンパレータ回路群を
含み、該Ｎ個のコンパレータ回路群の各コンパレータ回
路群はＭ個のコンパレータ回路を含み、 上記複数のコンパレータの上記Ｎ個のコンパレータ回路
群に相補クロックを入力するためのクロックドライバを
有し、該クロックドライバの相補クロック出力を上記各
コンパレータ回路群の上記Ｍ個のコンパレータ回路に共
通に上記相補クロックを入力せしめ、 上記各コンパレータ回路群の上記Ｍ個のコンパレータ回
路に共通に上記相補クロックを入力するため上記クロッ
クドライバの上記相補クロック出力と上記各コンパレー
タ回路群の上記Ｍ個のコンパレータ回路の相補クロック
入力との間を特性インピーダンスを有する相補信号線に
より接続せしめ、 上記各コンパレータ回路群の上記Ｍ個のコンパレータ回
路の一個のコンパレータ回路の入力容量と上記各コンパ
レータ回路群の上記Ｍ個のコンパレータ回路の一個のコ
ンパレータ回路当たりの上記相補信号線の浮遊容量とを
合わせた容量と、上記各コンパレータ回路群の上記Ｍ個
のコンパレータ回路の一個のコンパレータ回路当たりの
上記相補信号線のインダクタンスとから求められる特性
インピーダンスが上記各コンパレータ回路群の上記Ｍ個
のコンパレータ回路で略同一となる如くICレイアウトに
より上記相補信号線の入力端と出力端との間で上記Ｍ個
のコンパレータ回路を略等間隔で配置してなり、 上記Ｎ個のコンパレータ回路群の各コンパレータ回路群
の上記相補信号線の上記入力端と上記クロックドライバ
の上記相補クロック出力との間には上記特性インピーダ
ンスと略等しいインピーダンスの出力インピーダンスを
接続せしめ、上記相補信号線の上記出力を上記特性イン
ピーダンスと略等しいインピーダンスの抵抗により終端
したことを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104633A JP2748400B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体集積回路 |
| KR1019890004633A KR0145721B1 (ko) | 1988-04-27 | 1989-04-08 | 반도체 집적회로 |
| US07/342,328 US5138203A (en) | 1988-04-27 | 1989-04-24 | Integrated circuit compensation for losses in signal lines due to parasitics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104633A JP2748400B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01274515A JPH01274515A (ja) | 1989-11-02 |
| JP2748400B2 true JP2748400B2 (ja) | 1998-05-06 |
Family
ID=14385850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63104633A Expired - Fee Related JP2748400B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5138203A (ja) |
| JP (1) | JP2748400B2 (ja) |
| KR (1) | KR0145721B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0775322B2 (ja) * | 1990-02-22 | 1995-08-09 | 富士通株式会社 | 半導体集積回路装置 |
| JP2870288B2 (ja) * | 1992-03-17 | 1999-03-17 | 株式会社日立製作所 | 双方向信号伝送回路 |
| JP3025118B2 (ja) * | 1992-10-26 | 2000-03-27 | 株式会社日立製作所 | 半導体集積回路装置と情報処理システム |
| US20040160799A1 (en) * | 2003-02-17 | 2004-08-19 | Park Yong Cheol | Write-once optical disc, and method and apparatus for allocating spare area on write-once optical disc |
| US7457380B2 (en) * | 2004-06-28 | 2008-11-25 | Broadcom Corporation | Low noise circuit and applications thereof |
| JPWO2006101160A1 (ja) * | 2005-03-24 | 2008-09-04 | 株式会社進化システム総合研究所 | Ａ／ｄ変換装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526577A (en) * | 1975-07-04 | 1977-01-19 | Ryuzo Kaneko | Alarm device for warning puncture of ari-filled tires |
| JPS53107248A (en) * | 1977-03-01 | 1978-09-19 | Nec Corp | Input-output coupled circuit of digital logic circuit |
| US4419626A (en) * | 1981-08-25 | 1983-12-06 | Daymarc Corporation | Broad band contactor assembly for testing integrated circuit devices |
| KR910008521B1 (ko) * | 1983-01-31 | 1991-10-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체집적회로 |
| US4564817A (en) * | 1984-06-01 | 1986-01-14 | The United States Of America As Represented By The Secretary Of The Army | Monolithic impedance matched cascade amplifier |
| US4616146A (en) * | 1984-09-04 | 1986-10-07 | Motorola, Inc. | BI-CMOS driver circuit |
| US4629909A (en) * | 1984-10-19 | 1986-12-16 | American Microsystems, Inc. | Flip-flop for storing data on both leading and trailing edges of clock signal |
| US4675552A (en) * | 1985-02-11 | 1987-06-23 | Harris Corporation | Single input/multiple output logic interface circuit having minimized voltage swing |
| US4649294A (en) * | 1986-01-13 | 1987-03-10 | Motorola, Inc. | BIMOS logic gate |
| US4649295A (en) * | 1986-01-13 | 1987-03-10 | Motorola, Inc. | BIMOS logic gate |
| US4682054A (en) * | 1986-06-27 | 1987-07-21 | Motorola, Inc. | BICMOS driver with output voltage swing enhancement |
-
1988
- 1988-04-27 JP JP63104633A patent/JP2748400B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-08 KR KR1019890004633A patent/KR0145721B1/ko not_active IP Right Cessation
- 1989-04-24 US US07/342,328 patent/US5138203A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR890016621A (ko) | 1989-11-29 |
| KR0145721B1 (ko) | 1998-12-01 |
| JPH01274515A (ja) | 1989-11-02 |
| US5138203A (en) | 1992-08-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
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