KR19990035886A - 일반적인 송신기 장치 - Google Patents

일반적인 송신기 장치 Download PDF

Info

Publication number
KR19990035886A
KR19990035886A KR1019980700547A KR19980700547A KR19990035886A KR 19990035886 A KR19990035886 A KR 19990035886A KR 1019980700547 A KR1019980700547 A KR 1019980700547A KR 19980700547 A KR19980700547 A KR 19980700547A KR 19990035886 A KR19990035886 A KR 19990035886A
Authority
KR
South Korea
Prior art keywords
transmitter device
terminal
voltage
output
mos transistors
Prior art date
Application number
KR1019980700547A
Other languages
English (en)
Other versions
KR100386929B1 (ko
Inventor
맛츠 헤드버그
Original Assignee
에를링 블로메, 타게 뢰브그렌
텔레폰아크티볼타게트 엘엠 에릭슨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에를링 블로메, 타게 뢰브그렌, 텔레폰아크티볼타게트 엘엠 에릭슨 filed Critical 에를링 블로메, 타게 뢰브그렌
Publication of KR19990035886A publication Critical patent/KR19990035886A/ko
Application granted granted Critical
Publication of KR100386929B1 publication Critical patent/KR100386929B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0416—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017581—Coupling arrangements; Interface arrangements programmable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission

Abstract

전기적인 2진 신호 형태의 디지털 정보를 수신기 장치에 보낼 수 있는 송신기 장치. 각 쌍은 N-MOS 트랜지스터와 P-MOS 트랜지스터를 구비한다. 한 쌍으로 위치된 N-MOS 트랜지스터의 N-채널 및 동일한 쌍에 위치된 P-MOS 트랜지스터의 P-채널이 병렬로 연결되어, 넓은 시그널링 전압 범위가 수행된다.

Description

일반적인 송신기 장치
많은 다른 것중에서 전력 소모 및 속도의 견지에서 증대된 성능을 향한 전자 기술 및 설계, 및 노력의 진보는 회로들 및 회로 보드간의 전기적인 2진 시그널링용 각종 개념으로 이루어진다. 일찍이 개념이 DTL(Diode-Transistor Logic), TTL(Transistor-Transistor Logic) 및 ECL(Emitter Coupled Logic)이다. 그것들은 소위 단일단의 시그널링을 사용한다. 더 최근의 개념이 2개의 시그널링 와이어를 사용하고 균형된 시그널링으로서 역시 공지된 차동 시그널링으로 불리우는 기술을 사용한다. 그런 개념은 DPECL(Differential Pseudo Emitter Coupled Logic), LVDS(Low Voltage Differential Signalling) 및 GLVDS(Grounded Low Voltage Differential Signalling)이다. GLVDS는 스웨덴 특허출원 제9304025-1 및 9400971-9호에 개시된다.
상기 언급된 차동 시그널링 개념이 정말로 차동이지만, 2개의 시그널링 와이어 각각은 접지에 관련되는 고정된 공칭 전압에서 동작한다. 각 와이어는 저전압 레벨 및 고전압 레벨 각각으로 언급된 2개의 전압 레벨에서 동작한다.
DPECL는 3.4V의 시그널링 저전압 레벨 및 3.9V의 고레벨을 통상적으로 갖는 다. 다른 한편으로 LVDS는 0.95V의 저레벨 및 1.45V의 고레벨을 갖는 반면에, GLVDS는 0V의 저레벨 및 0.5V의 고레벨을 갖는다. 전압이 접지에 관련된다.
상기 언급된 형태의 시그널링 개념의 송신기 장치 및 수신기 장치는 아주 좁은 전압 간격내의 신호를 각기 송수신한다. 특히, GLVDS에서처럼 접지 레벨에 가까운 전압 전위에서 시그널링용 송신기 장치 및 수신기 장치는 예를 들어 1V보다 적은 저시그널링 전압 레벨에만 통상적으로 동작한다. 그런 송신기 장치는 다른 시그널링 전압 레벨을 요구하는 다른 시그널링 개념의 수신기 장치와 양립하지 않는 다.
문제는 시그널링 전압 레벨의 광범위내에서 동작하는 일반적인 송신기 장치용 전자 회로를 배열하는 것이다.
미국 제5,179,293호는 능동 모드 및 억지 모드간의 바이폴라 출력단을 스위치하기 위한 기술 및 회로를 개시한다. 억지 모드에서, 출력단이 동작하지 않고, 출력 노드단이 고임피던스를 나타낸다.
미국 제5,319,259호는 5볼트보다 적은 공급 전압을 포함하며 각종의 공급 전압으로써 사용하기에 알맞은 출력단을 개시한다. 출력단은 정격 전압이 인가되는 알맞은 동작으로 하여금 그 출력 패드에 허여한다.
미국 제5,111,080호는 신호가 직렬 저항을 경유해 신호 송신 회로로부터 출력되는 2개의 상보형 신호로 변환되는 신호 송신 회로를 개시한다. 상보형 신호 각각의 진폭이 신호 수신측상에서 구비된 종단 저항 및 직렬 저항에 의해 감소된다. 신호 수신측은 그 수신된 입력의 레벨을 시프트한다. 레벨 시프트된 신호는 고입력 임피던스 차동 증폭 회로에 의해 증폭된다.
본 발명은 전기적인 2진 신호 형태의 디지털 정보를 수신기 장치에 보내는 송신기 장치에 관한 것이다. 상기 송신기 장치는 N-MOS 트랜지스터 및 P-MOS 트랜지스터를 구비한다. 각 N-MOS 트랜지스터는 N-채널을 갖고, 각 P-MOS 트랜지스터는 P-채널을 갖는다.
도 1은 본 발명에 따른 신호 송신기 장치의 회로도.
도 2은 버크(bulk) 단자가 전압 분할망에 연결되는 본 발명에 따른 신호 송신기 장치의 회로도.
도 3은 다른 시그널링 전압에서 동작 모드의 도시도.
도 4는 본 발명에 따른 송신기 장치의 다른 전압에서 N-MOS 트랜지스터 및 P-MOS 트랜지스터의 도전율의 도시도.
도 5는 신호 송신기 장치가 수신기 엔티티로부터 그 공급 전압을 수신하는 본 발명에 따른 송신기 장치를 구비하는 송신기 엔티티의 도시도.
도 6은 신호 송신기 장치가 송신기 엔티티로부터 그 공급 전압을 수신하고,상기 공급 전압이 수신기 엔티티에 의해 결정되는 본 발명에 따른 신호 송신기 장치를 구비하는 송신기 엔티티의 도시도.
본 발명의 목적은 시그널링 전압 레벨의 광범위내에서 동작하는 일반적인 송신기 장치용 전자 회로를 배열하는 상기 언급된 문제를 해결하는 것이다.
상기 목적은 트랜지스터 쌍을 구비하는 송신기 장치에 의해 수행된다. 각 쌍은 교대로 N-MOS 트랜지스터 및 P-MOS 트랜지스터를 구비한다. 한쌍의 N-MOS 트랜지스터의 N-채널은 같은 쌍의 P-MOS 트랜지스터의 P-채널과 병렬로 연결된다. N-MOS 트랜지스터는 제1모드 동작에서 활성화하고, P-MOS 트랜지스터는 제2모드 동작에서 활성화된다. 쌍의 N-MOS 트랜지스터의 게이트 단자 및 동일쌍의 P-MOS 트랜지스터의 게이트 단자는 상보형 값을 갖는 신호에 의해 제어된다.
본 발명에 따른 송신기 장치는 DPECL, LVDS 및 GLVDS를 예로 하는 몇 개의 존재하는 시그널링 개념의 수신기 장치와 양립한다. 본 발명에 따른 송신기 장치는 미래의 시그널링 개념과 양립하도록 또한 믿어진다. 송신기 장치의 시그널링 전압이 약간 네가티브의 -0.5V로부터 5V를 예로 하는 수 볼트 정도까지를 범위로 한다.
다른 목적 및 장점과 함께 본 발명은 첨부 도면을 참고로 함으로써 다음의 설명으로부터 명백해진다.
도 1은 본 발명에 따른 송신기 장치(1)를 도시한다. 송신기 장치(1)의 입력(INP)은 인버터(2, 3)의 입력에 연결된다. 인버터(2, 3)의 출력은 인버터(4, 5)의 입력에 교대로 연결된다. 인버터(5)의 출력은 인버터(6)의 입력에 연결된다. 인버터(2∼6)의 네가티브 공급 단자는 접지(GND)에 연결되는 반면에, 포지티브 공급 단자는 공급 전압(VCC)에 연결된다. 인버터(4)의 출력은 N-MOS 트랜지스터(7, 8)의 게이트 및 P-MOS 트랜지스터(9, 10)의 게이트에 연결된다. 인버터(6)의 출력은 N-MOS 트랜지스터(11, 12)의 게이트 및 P-MOS 트랜지스터(13, 14)의 게이트에 연결된다. N-MOS 트랜지스터(7, 11)의 드레인 단자 및 P-MOS 트랜지스터(9, 13)의 소스 단자는 공급 전압(VBH)에 연결된다. N-MOS 트랜지스터(8, 12)의 소스 단자 및 P-MOS 트랜지스터(10, 14)의 드레인 단자는 공급 전압(VBL)에 연결된다. 트랜지스터(7, 10)의 소스 단자 및 트랜지스터(12, 13)의 드레인 단자는 송신기 장치(1)의 출력 단자(OUTP)에 연결된다. 트랜지스터(8, 9)의 드레인 단자 및 트랜지스터(11, 14)의 소스 단자는 송신기 장치(1)의 제2출력 단자(OUTN)에 연결된다.
P-MOS 트랜지스터(9, 10, 13, 14)의 버크(bulk) 단자는 저항(15)을 경유해서 공급 전압(VBH)에 연결된다. N-MOS 트랜지스터(7, 8, 11, 12)의 버크(bulk) 단자는 저항(16)을 경유해서 공급 전압(VBL)에 연결된다.
P-MOS 트랜지스터(7, 8, 11, 12)의 N채널은 대응하는 P-MOS 트랜지스터(9, 10, 13, 14)의 P-채널과 병렬로 연결된다.
송신기 장치 수신기는 2진 신호가 일련의 인버터(2∼6)에서 상보형 값을 갖는 제1 및 2 신호로 변환되는 도시안된 논리 회로로부터 그 입력(INP)에서 2진 신호를 수신한다. 인버터(4, 6)중 하나의 출력에서 저전압이 있는 반면에, 나머지 인버터(4 또는 6)의 출력에서 동시에 고전압이 있다. 저전압이 접지(GND)에 가깝고, 고전압이 VCC에 가깝다. 처음에 여분으로 보이는 인버터(2∼5)는 서로 동상으로 트랜지스터(7∼14)의 게이트에 연결되는 2개의 신호를 발생시킬 목적으로 한다. 그것은 인버터(2)의 출력에 연결되고 도시안된 용량성 부하에 의해 인버터(2)의 응답을 늦춤으로써 수행된다. 인버터(4)는 인버터(2)의 출력으로부터 신호 형태를 복원시킨다.
송신기 장치는 예로서 설정된 약간 네가티브의 대략 -0.5V로부터 3.3V의 VCC에 대해 5V 정도의 전압까지를 범위로 하는 전압을 그 출력(OUTP, OUTN)에서 발생시킬 수 있다. 송신기 장치의 출력(0UTP, 0UTN)간의 전압차(VOUTP-VOUTN)로 되는 전압 스윙은 통상적으로 +/-0.5V로 언로드(unload)되나, 상기 값으로부터 벗어난다. 출력(OUTP, OUTN)에서 전압은 부가적으로 셜명되는 공급 전압(VBH, VBL)을 대략 선택함으로써 세트된다.
M0S 트랜지스터의 고유의 온-저항(RDSon) 때문에, 로드된 송신기 장치의 출력 전압은 공급 전압(VBH, VBL)과 같지 않다. 송신기 장치에 연결된 통상적으로 신호 수신기 및 종단망인 로드는 트랜지스터 양단에서 전압 강하를 야기하는 트랜지스터를 통해 전류를 유인한다. 상기 전압 강하는 설정된 출력 전압을 형성하기 위해 공급 전압(VBH, VBL)을 선택할 때 보상된다.
예를 들어 VBH=3.9V 및 VBL=3.4V을 선택함으로써, 출력 전압(VOUTP및 VOUTN)은 도시안된 종단망이 알맞게 배열되면 DPECL 수신기의 시그널링 전압과 양립한다. VBH=1.45V 및 VBL=0.95V에서, 출력(0UTP, 0UTN)은 LVDS 수신기와 양립한다. VBH=0.5V 및 VBL=0V에서, 출력(0UTP, 0UTN)은 GLVDS 수신기와 양립한다.
송신기 장치는 2개의 동작 모드를 설명함으로써 더 설명된다. 설명되는 제1모드에서, 공급 전압(VBH및 VBL)은 동작 범위의 낮은 영역에 있다. 예를 들어, VBH는0.5V 및 VBL은 0V이다. 설명되는 제2모드에서, VBH및 VBL은 몇 볼트 정도이다. 예를 들어, VBH는 3.9V 및 VBL은 3.4V이다. 동작 모드 전부에서, 입력(INP)은 VCC에 가까운 고레벨에 또는 접지(GND)에 가까운 저레벨에 있다.
제1동작 모드에서, P-MOS 트랜지스터(9, 10, 13, 14)는 비도통 상태에 있다. 상기 모드에서, P-MOS 트랜지스터(9, 10, 13, 14) 양단의 전압 강하(UGS)는 충분히 크지 않아서 P-MOS 트랜지스터(9, 10, 13, 14)를 도통 상태로 되게 한다. UGS는 트랜지스터(9)용으로 예시된다. 입력(INP)이 고레벨에 있을 때, 인버터(4)의 출력이 대략 3.3V의 고레벨에 있고, 인버터(6)의 출력이 대략 0V의 저레벨에 있다. N-MOS 트랜지스터(11, 12)는 또한 비-도통 상태에 있는 반면에 N-MOS 트랜지스터(7, 8)는 도통 상태에 있는데, 왜냐하면 N-MOS 트랜지스터(7, 8)의 전압 강하(UGS)는 0.7V를 예로 하는 임계값 이상에서 양호하기 때문이다. 그 결과로서, 출력(0UTP)이 고전압에 있고 트랜지스터(7) 양단의 온-상태 전압 강하(UDS)에 의해 결정되고, 출력(0UTN)이 저전압에 있고 트랜지스터(8) 양단의 온-상태 전압 강하(UDS)에 의해 결정된다. UDS는 트랜지스터(7)만에 대해 예시된다. 입력(INP)이 저레벨일 때, 인버터(4, 6)의 출력 레벨이 상호변화되고, 즉 인버터(4)의 출력이 저레벨에 있고, 인버터(6)의 출력이 고레벨에 있다. 트랜지스터(11, 12)만이 도통하고, 저전압을 출력(OUTP)상에서 및 고전압을 출력(OUTN)상에서 야기한다. 트랜지스터를 통해 유도된 온-상태 저항(RDSON) 및 전류(ID)에 의해 야기되는 트랜지스터의 온-상태 전압 강하를 무시하고, 상기 언급된 고전압이 0.5V인 VBH와 같고, 저전압이 0V인 VBL과 같다.
제2동작 모드에서, N-MOS 트랜지스터(7, 8, 11, 12)는 비-도통 상태이다. 입력(INP)이 고레벨일 때, 트랜지스터(9, 10)는 비-도통하고, 트랜지스터(13, 14)는 도통한다. 출력(OUTP)의 전압이 3.9V이고, 트랜지스터 양단의 온-상태 전압 강하가 무시되면 출력(OUTN)의 전압이 3.4V이다. 입력(INP)이 저레벨일 때, 송신기 장치의 출력(OUTP, OUTN) 전압이 상호 교환된다.
그러므로, 제1동작 모드에서, 제1일련의 트랜지스터만인 N-MOS 트랜지스터(7, 8, 11, 12)가 활성화하고, 제2동작 모드에서, 제2일련의 트랜지스터만인 P-MOS 트랜지스터(9, 10, 13, 14)가 활성화한다.
1V 주위의 VBL 및 VBL+0.5V 주위의 VBH에서, 일련의 트랜지스터 모두가 부분적으로 활성화하는 2개의 동작 모드간에 교차 영역이 존재한다. 조심스런 설계에 의해, 송신기 장치(1)는 이전에 설명된 2개의 동작 모드간에 거의 이음매없이 동작한다. 그것은 예를 들어 P-MOS 트랜지스터(9, 10, 13, 14)의 버크 단자를 저항(15, 16)을 경유해 VBH에 연결하고, N-MOS 트랜지스터(7, 8, 11, 12)의 버크 단자를, 그들이 가용하다면, VBL에 연결함으로써 수행된다. 트랜지스터의 버크 단자를 VBH 및 VBL에 직접적으로 보다는 도 2에 도시된 저항(15, 16, 17, 18)의 전압 분할망에 연결함으로써, 임계 전압(UGSth)이 변화되고, 그럼으로써 각 모드의 동작 범위를 연장 또는 이동시킨다. 그럼으로써 모드들간의 겹치기는 설계동안 제어할 수 있다. 도시안된 다른 방법은 버크 단자를 프로그램가능한 전압 기준에 연결하는 것이고, 그럼으로써 겹치기는 전압 기준의 전압을 변화시킴으로써 동적으로 제어가능하다.
상기 기술에 숙련된 자에게는 일반적인 실시가 P-MOS 트랜지스터(9, 10, 13, 14)의 버크 단자를 VCC에 연결하는 것이다. 그것은 P-MOS 트랜지스터(9, 10, 13, 14)에 있는 기생 다이오드 때문에 VCC를 넘는 동작 전압(VBH)+대략 0.7V의 다이오드 순방향 전압 강하를 제외시킨다. 트랜지스터(9)의 기생 다이오드(19)는 도 2에서 예로서 도시된다. 본 발명의 목적에 따라, 동작 전압(VBH)은 본 발명의 버크 단자 배열 때문에 VCC+1.7V를 예로 하는 VCC+0.7V보다 상당히 높게 선택될 수 있다.
도 3은 시간 함수로서 송신기 장치의 출력 전압(U0UTP)을 도시한다. 또한 도시된 것은 각기 N-MOS 및 P-MOS로 불리워지는 2개의 부분적으로 겹쳐지는 동작 모드이다. 공급 전압(VBL)은 -0.5V로부터 4.5V로 소인(sweep)되고 공급 전압(VBH)은 0V로부터 5V로 소인(sweep)된다. 소인 시간(t)동안, 입력(INP)은 자주 토글(toggle)된다. 도면에서 볼 수 있듯이, 출력 전압(UOUTP)은 인터럽트되지 않게 -0.5V 로부터 5V를 범위로 한다. 소인 시간동안, 제1동작 모드로부터 제2동작 모드로 천이한다.
도 4는 공급 전압(VBL, VBH)의 함수로서 도전율(1/Z)을 도시한다. 송신기 장치(1)의 출력(OUTP)에서 접지(GND)에 관련된 최종 도전율(1/Z)뿐만 아니라 N-MOS 트랜지스터(7)를 예로 하는 N-MOS 트랜지스터의 도전율 및 트랜지스터(13)를 예로 하는 대응하는 P-MOS 트랜지스터의 도전율이 도시된다. 최종 도전율이 동시에 도통하는 트랜지스터의 도전율 합이다. 최종 도전율이 송신기 장치의 동작 범위에 걸쳐 대략 일정하도록 트랜지스터는 버크 단자에서 대략 전압을 세팅함으로써 바이어스된다.
높은 시그널링 속도에서 신호를 송신기 장치로부터 수신기 장치로 이동시키는데 사용되는 와이어가 송신선으로서 설계된다. 송신선의 종단 임피던스는 송신선의 특성 임피던스와 이상적으로 정합한다. 송신기 장치(1)의 임피던스는 저항 또는 MOS 트랜지스터 등의 종단용 전용 저항 소자를 사용하지 않고 신호 송신기 장치 및 신호 수신기 장치를 상호연결하는 송신선의 특성 임피던스를 대략 정합하기 위해 설계된다. 그것은 알맞은 임피던스 값(RDSon)을 갖는 트랜지스터를 선택함으로써 수행된다.
도 5에서, 본 발명에 따른 신호 송신기 장치(1)가 수신기 장치(20)에 연결되어 도시된다. 송신기 장치(1) 및 수신기 장치(20)는 2개의 회로 보드를 예로 하는 다른 엔티티(21, 22)상에 위치된다. 공급 전압(VBL, VBH)이 수신기 엔티티(22)에 의해 공급된다. 시그널링 전압(VOUTN, VOUTH)은 수신기 엔티티(22)에 의해 결정되고, 시그널링 전압을 수신기 장치(1)에 알맞도록 세트된다. 송신기 장치(1)용 알맞은 공급 전압(VBH, VBL)을 형성하기 위한 간단한 수단이 전압 분할망(23, 24)을 사용함으로써 공급 전압(VR) 및 접지(G) 각각을 수신기 엔티티(22)에 연결된다. 캐패시터(25, 26)는 공급 전압(VBH, VBL)을 재결합시키기 위해 구비된다.
도 6는 송신기 장치(1)용으로 수신기 엔티티(22)에 의해 결정된 알맞은 공급 전압(VBH, VBL)을 형성하기 위한 다른 방법을 도시한다. 수신기 엔티티(22)의 종단망(27, 28)이 고정 전압 기준(VREF)에 연결되고, 그 전압 기준(VREF)은 시그널링-전압 범위를 수신기 장치(20)내에 있게 한다. 송신기 장치(1)를 공급하는 전원이 송신기 엔티티(21)에서 위치된다. 그것은 2개의 전류 발생기(29, 30)를 구비한다. 원래 알다시피 그런 전원이 고정 전압 기준에 관련안된 공급 전압(VBH, VBL)인 유동 전압을 제공한다. 따라서, 출력(OUTP, OUTN)은 또한 유동된다(도 3 참조). 캐패시터(31, 32)는 공급 전압(VBH, VBL)을 재결합하기 위해 구비된다. 시그널링 레벨은 종단망 전압 기준(VREF)에 의해 강화된다.
수신기 엔티티(22)로부터 시그널링 레벨을 받는 장점은 변형이 하나의 수신기 엔티티(22)를 다른 시그널링 레벨을 사용하는 다른 수신기 장치(20)를 수용하는 새로운 설계의 다른 수신기 엔티티(22)로 대치할 때 존재하는 송신기 엔티티(21)상에서 수행되지 않는다는 것이다.
각종의 변경 및 변형이 상기 기술에 숙련된 자에 의해 본 발명의 설명된 실시예에서 행해질 수 있다. 예를 들어, 상기 실시예에서 언급된 전압값은 본 발명의 원리를 보여주는 예로서만 의도된다. 다른 전압값은 본 발명의 본질을 변화시킴이 없이 사용될 수 있다. 본 발명의 주요 원리는 단일단의 송신기 장치에 또한 인가한다. 단일단의 시그널링은 상기 기술에서 양호하게 공지된다.

Claims (26)

  1. 전기적인 2진 신호 형태의 디지털 정보를 수신기 장치에 보내고, N-채널을 각기 갖는 N-MOS 트랜지스터(7, 8, 11, 12)와 P-채널을 각기 갖는 P-MOS 트랜지스터(9, 10, 13, 14)를 구비하는 송신기 장치에 있어서,
    상기 송신기 장치는 트랜지스터쌍(7, 13; 8, 14; 9, 11; 10, 12)을 구비하고, 상기 트랜지스터쌍의 각 하나는 상기 N-MOS 트랜지스터들중 하나와 상기 P-MOS 트랜지스터들중 하나를 교대로 구비하고,
    쌍으로 구비된 N-MOS 트랜지스터의 상기 N-채널이 동일한 쌍으로 구비된 P-MOS 트랜지스터의 상기 P-채널과 병렬로 연결되는 것을 특징으로 하는 송신기 장치.
  2. 제1항에 있어서, 상기 N-MOS 트랜지스터가 제1동작 모드에서 활성화되고, 상기 P-MOS 트랜지스터가 제2동작 모드에서 활성화되는 것을 특징으로 하는 송신기 장치.
  3. 제1 또는 2항에 있어서, 상기 쌍으로 구비된 상기 N-MOS 트랜지스터의 게이트 단자 및 동일한 쌍에서 구비된 상기 P-MOS 트랜지스터의 게이트 단자가 상보형 값을 갖는 신호에 의해 제어되는 것을 특징으로 하는 송신기 장치.
  4. 제1, 2 또는 3항에 있어서, 상기 P-MOS 트랜지스터(9, 10, 13, 14)의 버크 단자가 포지티브 공급 전압(VBH)에 연결되는 것을 특징으로 하는 송신기 장치.
  5. 제1∼4항중 어느 한 항에 있어서, 상기 N-MOS 트랜지스터의 버크 단자가 네가티브 공급 전압(VBL)에 연결되는 것을 특징으로 하는 송신기 장치.
  6. 제1∼5항중 어느 한 항에 있어서, 버크 단자가 저항망을 경유해 공급 전압(VBL, VBH)에 연결되는 것을 특징으로 하는 송신기 장치.
  7. 제1∼6항중 어느 한 항에 있어서, 상기 송신기 장치의 출력 임피던스가 상기 N-MOS 트랜지스터(7, 8, 11, 12)의 고유 임피던스를 상기 제1동작 모드에서 사용함으로써 및 상기 P-MOS 트랜지스터(9, 10, 13, 14)의 고유 임피던스를 상기 제2동작 모드에서 사용함으로써 상기 송신기 장치의 출력에 연결된 송신선의 특성 임피던스에 정합되는 것을 특징으로 하는 송신기 장치.
  8. 제1∼7항중 어느 한 항에 있어서, 상기 공급 전압은 상기 수신기 장치(20)가 위치되는 엔티티(22)에 의해 구비되는 것을 특징으로 하는 송신기 장치.
  9. 제1∼7항중 어느 한 항에 있어서, 상기 공급 전압이 접지에 대해서 유동적으로 되는 것을 특징으로 하는 송신기 장치.
  10. 제9항에 있어서, 시그널링 전압은 종단망이 연결되는 기준 전압(VREF)을 세팅함으로써 상기 수신기(20)가 위치되는 엔티티(22)로부터 제어되는 것을 특징으로 하는 송신기 장치.
  11. 전기적인 2진 신호 형태의 디지털 정보를 수신기 장치에 보내고, N-채널을 각기 갖는 N-MOS 트랜지스터(7, 8, 11, 12)와 P-채널을 각기 갖는 P-MOS 트랜지스터(9, 10, 13, 14)를 구비하는 송신기 장치에 있어서,
    - 상기 송신기 장치는 트랜지스터쌍(7, 13; 8, 14; 9, 11; 10, 12)을 구비하고, 상기 트랜지스터쌍의 각 하나는 상기 N-MOS 트랜지스터들중 하나와 상기 P-MOS 트랜지스터들중 하나를 교대로 구비하고,
    - 쌍으로 구비된 N-MOS 트랜지스터의 상기 N-채널이 동일한 쌍으로 구비된 P-MOS 트랜지스터의 상기 P-채널과 병렬로 연결되는 것을 특징으로 하는 송신기 장치.
  12. 전기적인 2진 신호 형태의 디지털 정보를 송신선을 경유해 수신기 장치로 송신하는 송신기 장치에서,
    - 송신되는 데이터 신호를 수신하는 입력 단자(INP)와;
    - 송신선과 연결하기 위해 사용된 출력, 및 출력단용 동작 전압을 수신하는 전원 단자(Vbh, Vb1)를 갖는 출력단(7 내지 16)과;
    - 상기 출력단 전원 단자와 연결되어 상기 동작 전압을 상기 출력단에 공급하는 전원 수단(23, 30)을 구비하는 송신기 장치에 있어서,
    - 상기 전원 수단이 접지(GND)에 대해 유동하는 상기 동작 전압을 공급하기 위해 사용되는 것을 특징으로 하는 송신기 장치.
  13. 제2항에 있어서,
    - 상기 전원 수단(23, 30)이 직렬 연결의 제1전류원(29) 및 제2전류원을 구비하고;
    - 상기 제1전류원(29)이 제1의 상기 출력단 전원 단자(Vbh)에 연결되고 상기 제2전류원(30)이 제2의 상기 전원 단자(Vb1)에 연결되는 것을 특징으로 하는 송신기 장치.
  14. 송신기선을 경유해서 수신기 엔티티에 연결하기 위해 사용되고, 전기적인 2진 신호 형태의 디지털 정보를 상기 송신선을 경유해서 상기 수신기 엔티티에 송신하는 송신기 장치에서,
    - 송신되는 데이터 신호를 수신하는 입력 단자(INP)와;
    - 송신선과 연결하기 위해 사용된 출력, 및 출력단용 동작 전압을 수신하는 전원 단자(Vbh, Vb1)를 갖는 출력단(7 내지 16)을 구비하는 송신기 장치에 있어서,
    - 상기 출력단이 상기 수신기 엔티티(22)에 의해 공급된 상기 동작 전압을 갖기 위해 사용되는 것을 특징으로 하는 송신기 장치.
  15. 제2 내지 4항중 어느 한 항에 있어서,
    - 하나의 N-MOS 트랜지스터와 하나의 P-MOS 트랜지스터를 교대로 각기 구비하는 트랜지스터쌍(7, 13; 8, 14; 9, 11; 10, 12)과,
    쌍으로 구비된 N-MOS 트랜지스터의 상기 N-채널이 동일한 쌍으로 구비된 P-MOS 트랜지스터의 상기 P-채널과 병렬로 연결되는 것을 특징으로 하는 송신기 장치.
  16. 제1 및 5항중 어느 한 항에 있어서, 상기 N-MOS 트랜지스터는 제1동작 모드에서 활성화되고, 상기 P-MOS 트랜지스터는 제2동작 모드에서 활성화되는 것을 특징으로 하는 송신기 장치.
  17. 제1, 5 또는 6항에 있어서, 상기 쌍으로 구비된 상기 N-MOS 트랜지스터의 게이트 단자 및 동일한 쌍에서 구비된 상기 P-MOS 트랜지스터의 게이트 단자가 상보형 값을 갖는 신호에 의해 제어되는 것을 특징으로 하는 송신기 장치.
  18. 제1, 5, 6 또는 7항에 있어서, 상기 P-MOS 트랜지스터(9, 10, 13, 14)의 버크 단자가 포지티브 공급 전압(VBH)에 연결되는 것을 특징으로 하는 송신기 장치.
  19. 제1 및 5항중 어느 한 항에 있어서, 상기 N-MOS 트랜지스터의 버크 단자가 네가티브 공급 전압(VBL)에 연결되는 것을 특징으로 하는 송신기 장치.
  20. 제1 및 5항중 어느 한 항에 있어서, 버크 단자가 저항망을 경유해 공급 전압(VBL, VBH)에 연결되는 것을 특징으로 하는 송신기 장치.
  21. 제1 및 5 내지 10항중 어느 한 항에 있어서, 상기 송신기 장치의 출력 임피던스가 상기 N-MOS 트랜지스터(7, 8, 11, 12)의 고유 임피던스를 상기 제1동작 모드에서 사용함으로써 및 상기 P-MOS 트랜지스터(9, 10, 13, 14)의 고유 임피던스를 상기 제2동작 모드에서 사용함으로써 상기 송신기 장치의 출력에 연결된 송신선의 특성 임피던스에 정합되는 것을 특징으로 하는 송신기 장치.
  22. 제1 및 5 내지 11항중 어느 한 항에 있어서, 상기 공급 전압은 상기 수신기 장치(20)가 위치되는 엔티티(22)에 의해 구비되는 것을 특징으로 하는 송신기 장치.
  23. 제1 및 5 내지 12항중 어느 한 항에 있어서, 상기 공급 전압이 접지에 대해서 유동적으로 되는 것을 특징으로 하는 송신기 장치.
  24. 제13항에 있어서, 시그널링 전압은 종단망이 연결되는 기준 전압(VREF)을 세팅함으로써 상기 수신기(20)가 위치되는 엔티티(22)로부터 제어되는 것을 특징으로 하는 송신기 장치.
  25. 전기적인 2진 신호 형태의 디지털 정보를 송신선을 경유해 수신기 장치(20)에 연결된 송신기 장치(1)에서, 송신기 장치(1) 및 수신기 장치(20)가 다른 엔티티(21, 22)상에서 위치되는 송신기 장치에 있어서,
    - 송신되는 데이터 신호를 수신하는 입력 단자(INP)와;
    - 송신선과 연결하기 위해 사용된 출력, 및 출력단용 동작 전압을 수신하는 전원 단자(Vbh, Vb1)를 갖는 출력단(7 내지 16)과;
    - 수신기 엔티티(22)상에 위치되고 상기 출력단 전원 단자와 연결되어 수신기 장치(20) 시그널링 전압을 알맞게 하기 위해 상기 동작 전압을 상기 출력단에 공급하는 전원 수단(23, 24)을 구비하는 것을 특징으로 하는 송신기 장치.
  26. 제15항에 있어서,
    - 상기 전원 수단이 수신기 엔티티(22) 공급 전압(VR) 및 접지(G) 각각에 연결된 전압 분할망(23, 24)인 것을 특징으로 하는 수신기 장치에 연결된 송신기 장치.
KR10-1998-0700547A 1995-07-27 1996-07-24 일반적인송신기장치 KR100386929B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
SE9502715A SE504636C2 (sv) 1995-07-27 1995-07-27 Universell sändaranordning
SE9502715-7 1995-07-27

Publications (2)

Publication Number Publication Date
KR19990035886A true KR19990035886A (ko) 1999-05-25
KR100386929B1 KR100386929B1 (ko) 2003-08-25

Family

ID=20399084

Family Applications (2)

Application Number Title Priority Date Filing Date
KR10-1998-0700547A KR100386929B1 (ko) 1995-07-27 1996-07-24 일반적인송신기장치
KR10-1998-0705490A KR100406246B1 (ko) 1995-07-27 1996-12-23 출력버퍼회로

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR10-1998-0705490A KR100406246B1 (ko) 1995-07-27 1996-12-23 출력버퍼회로

Country Status (12)

Country Link
US (1) US5994921A (ko)
EP (1) EP0840954A2 (ko)
JP (1) JPH11510338A (ko)
KR (2) KR100386929B1 (ko)
CN (1) CN1099162C (ko)
AU (1) AU717718B2 (ko)
BR (1) BR9609956A (ko)
CA (1) CA2227890A1 (ko)
DE (1) DE19601386C2 (ko)
MX (1) MX9800634A (ko)
SE (1) SE504636C2 (ko)
WO (1) WO1997005701A2 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1096746C (zh) * 1996-01-16 2002-12-18 艾利森电话股份有限公司 输出缓冲开关电路
US6175952B1 (en) * 1997-05-27 2001-01-16 Altera Corporation Technique of fabricating integrated circuits having interfaces compatible with different operating voltage conditions
DE19803796B4 (de) * 1998-01-30 2006-10-26 Telefonaktiebolaget Lm Ericsson (Publ) Ausgangspuffer zum Ansteuern einer symmetrischen Übertragungsleitung
US7196556B1 (en) * 1998-07-02 2007-03-27 Altera Corporation Programmable logic integrated circuit devices with low voltage differential signaling capabilities
US6130548A (en) * 1999-07-09 2000-10-10 Motorola Inc. Signal converting receiver having constant hysteresis, and method therefor
US6600338B1 (en) * 2001-05-04 2003-07-29 Rambus, Inc. Apparatus and method for level-shifting input receiver circuit from high external voltage to low internal supply voltage
US6566911B1 (en) * 2001-05-18 2003-05-20 Pixelworks, Inc. Multiple-mode CMOS I/O cell
US6529050B1 (en) * 2001-08-20 2003-03-04 National Semiconductor Corporation High-speed clock buffer that has a substantially reduced crowbar current
JP4721578B2 (ja) * 2001-09-07 2011-07-13 ルネサスエレクトロニクス株式会社 ドライバ回路
US7702293B2 (en) * 2001-11-02 2010-04-20 Nokia Corporation Multi-mode I/O circuitry supporting low interference signaling schemes for high speed digital interfaces
DE10155526C2 (de) 2001-11-12 2003-09-04 Infineon Technologies Ag LVDS-Treiber für kleine Versorungsspannungen
US7362146B2 (en) * 2005-07-25 2008-04-22 Steven Mark Macaluso Large supply range differential line driver
US20070206641A1 (en) * 2005-11-10 2007-09-06 X-Emi, Inc. Encoding and deserialization-serialization for digital signals
US8653853B1 (en) * 2006-12-31 2014-02-18 Altera Corporation Differential interfaces for power domain crossings
JP5971113B2 (ja) 2012-12-26 2016-08-17 富士通株式会社 差動信号スキュー調整方法および送信回路
US8791743B1 (en) * 2013-02-18 2014-07-29 Apple Inc. Balanced level shifter with wide operation range
TWI610314B (zh) * 2014-03-10 2018-01-01 Toshiba Memory Corp 半導體積體電路裝置
KR102143197B1 (ko) 2020-03-11 2020-08-11 (주)에프엠코퍼레이션 리프트 기능을 갖는 자동차용 쇼링장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4408135A (en) * 1979-12-26 1983-10-04 Tokyo Shibaura Denki Kabushiki Kaisha Multi-level signal generating circuit
JPS5942690A (ja) * 1982-09-03 1984-03-09 Toshiba Corp 半導体記憶装置
US4527081A (en) * 1983-02-11 1985-07-02 The United States Of America As Represented By The Scretary Of The Army Overshoot predriven semi-asynchronous driver
JPS61294931A (ja) * 1985-06-21 1986-12-25 Mitsubishi Electric Corp 半導体装置およびデ−タ伝送路
US5179293A (en) * 1988-11-28 1993-01-12 Analog Devices, Inc. Bipolar output stage switching circuit
JP2902016B2 (ja) * 1989-11-21 1999-06-07 株式会社日立製作所 信号伝送方法および回路
US5263049A (en) * 1990-02-15 1993-11-16 Advanced Micro Devices Inc. Method and apparatus for CMOS differential drive having a rapid turn off
JPH0435224A (ja) * 1990-05-28 1992-02-06 Nec Corp 半導体装置
JP2943542B2 (ja) * 1992-11-25 1999-08-30 株式会社デンソー 差動型データ伝送装置
JPH06188718A (ja) * 1992-12-15 1994-07-08 Mitsubishi Electric Corp 半導体集積回路装置
US5319259A (en) * 1992-12-22 1994-06-07 National Semiconductor Corp. Low voltage input and output circuits with overvoltage protection
SE515490C2 (sv) * 1993-12-03 2001-08-13 Ericsson Telefon Ab L M Signaleringssystem
JPH07249975A (ja) * 1994-03-10 1995-09-26 Fujitsu Ltd 状態遷移時間制御型差動出力回路
SE503568C2 (sv) * 1994-03-23 1996-07-08 Ericsson Telefon Ab L M Signalmottagande och signalbehandlande enhet
FI945346A (fi) * 1994-11-14 1996-05-15 Finland Telecom Oy Menetelmä ja järjestelmä puhelukustannusten perimiseksi
JPH08251010A (ja) * 1995-03-10 1996-09-27 Mitsubishi Electric Corp 半導体装置
DE19510947C1 (de) * 1995-03-25 1996-11-28 Hella Kg Hueck & Co Schaltungsanordnung zum Betrieb in verschiedenen Betriebsspannungsbereichen
US5585744A (en) * 1995-10-13 1996-12-17 Cirrus Logic, Inc. Circuits systems and methods for reducing power loss during transfer of data across a conductive line

Also Published As

Publication number Publication date
DE19601386C2 (de) 1998-01-29
MX9800634A (es) 1998-04-30
CN1196142A (zh) 1998-10-14
AU6538996A (en) 1997-02-26
AU717718B2 (en) 2000-03-30
WO1997005701A2 (en) 1997-02-13
CA2227890A1 (en) 1997-02-13
SE504636C2 (sv) 1997-03-24
KR100406246B1 (ko) 2004-04-03
BR9609956A (pt) 1999-02-02
SE9502715L (sv) 1997-01-28
JPH11510338A (ja) 1999-09-07
DE19601386A1 (de) 1997-01-30
CN1099162C (zh) 2003-01-15
WO1997005701A3 (en) 1997-04-17
KR19990077343A (ko) 1999-10-25
EP0840954A2 (en) 1998-05-13
US5994921A (en) 1999-11-30
SE9502715D0 (sv) 1995-07-27
KR100386929B1 (ko) 2003-08-25

Similar Documents

Publication Publication Date Title
KR100386929B1 (ko) 일반적인송신기장치
KR100312625B1 (ko) 드라이버 회로 장치
US5872813A (en) Dual differential and binary data receiver arrangement
US6597229B1 (en) Interface circuit and, electronic device and communication system provided with same
CA2199902C (en) Interface circuit and method for transmitting binary logic signals with reduced power dissipation
US6037798A (en) Line receiver circuit having termination impedances with transmission gates connected in parallel
US5045730A (en) Electrical circuitry providing compatibility between different logic levels
MXPA98000634A (en) Univer issuing device
JPH01501275A (ja) トランシーバ用ターミネータ
US5142168A (en) Emitter-coupled logic balanced signal transmission circuit
US8212758B2 (en) Source driver and display utilizing the source driver
US6262591B1 (en) SOI small signal terminated receiver
US7411431B2 (en) Dual output differential line driver using single current
US5982218A (en) Input circuit provided in a semiconductor integrated circuit, used in high-speed small-amplitude signal transmission system
US3983324A (en) Full duplex driver/receiver
US6229380B1 (en) Output buffer switching circuit
EP0897629B1 (en) Integrated and switchable line termination
US6359464B1 (en) Method of use with a terminator and network
US10897252B1 (en) Methods and apparatus for an auxiliary channel
US6259269B1 (en) Soi small signal terminated hysteresis receiver
KR100462437B1 (ko) 선로수신기회로
US5434517A (en) ECL output buffer with a MOS transistor used for tristate enable
US6420897B1 (en) SOI small signal terminator and network
EP0438228A2 (en) Switching of logic data signals
US6400178B1 (en) CMOS small signal terminated receiver

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130509

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140514

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150512

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20160512

Year of fee payment: 14

EXPY Expiration of term