JPH08251010A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08251010A JPH08251010A JP7051327A JP5132795A JPH08251010A JP H08251010 A JPH08251010 A JP H08251010A JP 7051327 A JP7051327 A JP 7051327A JP 5132795 A JP5132795 A JP 5132795A JP H08251010 A JPH08251010 A JP H08251010A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【目的】 半導体装置のチップ面積を縮小し、動作の高
速化を図ることができる半導体装置を提供することであ
る。 【構成】 この発明の半導体装置は、内部疑似接地電圧
発生回路１、内部回路９および出力回路１１を備える。
ｐチャネルＭＯＳトランジスタ１３は、ノードＮ１の電
圧（内部疑似接地電圧ｉｎｔＶｓｓ）が所定の電圧レベ
ルを超えたときに、電流の放電を行ない、内部疑似接地
電圧ｉｎｔＶｓｓを所定の電圧レベルにする。出力回路
１１のｎチャネルＭＯＳトランジスタ１５，１７をオン
にするときには、内部回路９から外部電源電圧ｅｘｔＶ
ｃｃをゲートに印加する。以上の結果、半導体装置のチ
ップの面積を縮小することができ、動作の高速化をも図
ることができる。
速化を図ることができる半導体装置を提供することであ
る。 【構成】 この発明の半導体装置は、内部疑似接地電圧
発生回路１、内部回路９および出力回路１１を備える。
ｐチャネルＭＯＳトランジスタ１３は、ノードＮ１の電
圧（内部疑似接地電圧ｉｎｔＶｓｓ）が所定の電圧レベ
ルを超えたときに、電流の放電を行ない、内部疑似接地
電圧ｉｎｔＶｓｓを所定の電圧レベルにする。出力回路
１１のｎチャネルＭＯＳトランジスタ１５，１７をオン
にするときには、内部回路９から外部電源電圧ｅｘｔＶ
ｃｃをゲートに印加する。以上の結果、半導体装置のチ
ップの面積を縮小することができ、動作の高速化をも図
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の構成に関
し、特に、チップ面積を縮小し、動作の高速化を図るこ
とのできる半導体装置の構成に関する。
し、特に、チップ面積を縮小し、動作の高速化を図るこ
とのできる半導体装置の構成に関する。
【０００２】
【従来の技術】半導体装置産業において、半導体装置の
チップ面積の縮小と動作の高速化を目標として、素子の
縮小化が行なわれている。このため、半導体装置の内部
回路などを構成するＭＯＳトランジスタのゲート酸化膜
などは縮小化されている。しかし、ＭＯＳトランジスタ
のゲート酸化膜などに外部電源電圧ｅｘｔＶｃｃを印加
すると、ゲート酸化膜などが破壊されるなどの不都合が
生じる。そこで、半導体装置の内部回路などには、外部
電源電圧ｅｘｔＶｃｃを降圧した内部電源電圧ｉｎｔＶ
ｃｃを印加している。
チップ面積の縮小と動作の高速化を目標として、素子の
縮小化が行なわれている。このため、半導体装置の内部
回路などを構成するＭＯＳトランジスタのゲート酸化膜
などは縮小化されている。しかし、ＭＯＳトランジスタ
のゲート酸化膜などに外部電源電圧ｅｘｔＶｃｃを印加
すると、ゲート酸化膜などが破壊されるなどの不都合が
生じる。そこで、半導体装置の内部回路などには、外部
電源電圧ｅｘｔＶｃｃを降圧した内部電源電圧ｉｎｔＶ
ｃｃを印加している。
【０００３】図７は、内部電源電圧発生回路を有する半
導体装置の一部構成を示す概略ブロック図である。
導体装置の一部構成を示す概略ブロック図である。
【０００４】図７において、半導体装置は、内部電源電
圧発生回路４２、内部回路９および出力回路１１からな
る。内部電源電圧発生回路４２は、定電流発生回路２、
参照電圧発生回路３、比較回路５および駆動回路７から
なる。出力回路１１は、ｎチャネルＭＯＳトランジスタ
１５，１７からなる。駆動回路７は、ｐチャネルＭＯＳ
トランジスタ４３からなる。
圧発生回路４２、内部回路９および出力回路１１からな
る。内部電源電圧発生回路４２は、定電流発生回路２、
参照電圧発生回路３、比較回路５および駆動回路７から
なる。出力回路１１は、ｎチャネルＭＯＳトランジスタ
１５，１７からなる。駆動回路７は、ｐチャネルＭＯＳ
トランジスタ４３からなる。
【０００５】内部電源電圧発生回路４２の動作について
簡単に説明する。駆動回路７を構成するｐチャネルＭＯ
Ｓトランジスタ４３は、外部電源電圧ｅｘｔＶｃｃを降
圧して内部電源電圧ｉｎｔＶｃｃを発生し、内部回路９
に内部電源電圧ｉｎｔＶｃｃを与える。なお、内部電源
電圧発生回路４２の構成および動作は後で詳細に説明す
る。
簡単に説明する。駆動回路７を構成するｐチャネルＭＯ
Ｓトランジスタ４３は、外部電源電圧ｅｘｔＶｃｃを降
圧して内部電源電圧ｉｎｔＶｃｃを発生し、内部回路９
に内部電源電圧ｉｎｔＶｃｃを与える。なお、内部電源
電圧発生回路４２の構成および動作は後で詳細に説明す
る。
【０００６】内部回路９は、内部電源電圧ｉｎｔＶｃｃ
のノードと外部接地電圧ｅｘｔＶｓｓのノードとの間に
接続され、所定の信号を出力回路１１に与える。
のノードと外部接地電圧ｅｘｔＶｓｓのノードとの間に
接続され、所定の信号を出力回路１１に与える。
【０００７】出力回路１１のｎチャネルＭＯＳトランジ
スタ１５，１７は外部電源電圧ｅｘｔＶｃｃのノードと
外部接地電圧ｅｘｔＶｓｓのノードとの間に直列に接続
され、ｎチャネルＭＯＳトランジスタ１５と１７の接続
ノードがデータＤの出力ノードとなっている。
スタ１５，１７は外部電源電圧ｅｘｔＶｃｃのノードと
外部接地電圧ｅｘｔＶｓｓのノードとの間に直列に接続
され、ｎチャネルＭＯＳトランジスタ１５と１７の接続
ノードがデータＤの出力ノードとなっている。
【０００８】“Ｈ”レベルのデータＤを出力する場合に
は、ｎチャネルＭＯＳトランジスタ１５のゲートに内部
電源電圧ｉｎｔＶｃｃが与えられ、ｎチャネルＭＯＳト
ランジスタ１５はオンする。一方、ｎチャネルＭＯＳト
ランジスタ１７のゲートには外部接地電圧ｅｘｔＶｓｓ
が与えられ、ｎチャネルＭＯＳトランジスタ１７はオフ
する。
は、ｎチャネルＭＯＳトランジスタ１５のゲートに内部
電源電圧ｉｎｔＶｃｃが与えられ、ｎチャネルＭＯＳト
ランジスタ１５はオンする。一方、ｎチャネルＭＯＳト
ランジスタ１７のゲートには外部接地電圧ｅｘｔＶｓｓ
が与えられ、ｎチャネルＭＯＳトランジスタ１７はオフ
する。
【０００９】“Ｌ”レベルのデータＤを出力する場合に
は、ｎチャネルＭＯＳトランジスタ１５のゲートには、
外部接地電圧ｅｘｔＶｓｓが与えられ、ｎチャネルＭＯ
Ｓトランジスタ１５はオフする。一方、ｎチャネルＭＯ
Ｓトランジスタ１７のゲートには、内部電源電圧ｉｎｔ
Ｖｃｃが与えられ、ｎチャネルＭＯＳトランジスタ１７
はオンする。
は、ｎチャネルＭＯＳトランジスタ１５のゲートには、
外部接地電圧ｅｘｔＶｓｓが与えられ、ｎチャネルＭＯ
Ｓトランジスタ１５はオフする。一方、ｎチャネルＭＯ
Ｓトランジスタ１７のゲートには、内部電源電圧ｉｎｔ
Ｖｃｃが与えられ、ｎチャネルＭＯＳトランジスタ１７
はオンする。
【００１０】内部電源電圧発生回路４２の構成および動
作について詳細に説明する。図８は、図７の内部電源電
圧発生回路４２の詳細を示す回路図である。
作について詳細に説明する。図８は、図７の内部電源電
圧発生回路４２の詳細を示す回路図である。
【００１１】図８において、内部電源電圧発生回路４２
は、定電流発生回路２、参照電圧発生回路３、比較回路
５および駆動回路７からなる。
は、定電流発生回路２、参照電圧発生回路３、比較回路
５および駆動回路７からなる。
【００１２】定電流発生回路２は、ｐチャネルＭＯＳト
ランジスタ４５，４７、ｎチャネルＭＯＳトランジスタ
４９，５１および抵抗５３からなる。参照電圧発生回路
３は、ｐチャネルＭＯＳトランジスタ５５および抵抗５
７からなる。なお、定電流発生回路２とｐチャネルＭＯ
Ｓトランジスタ５５で定電流源１８を構成する。比較回
路５は、ｐチャネルＭＯＳトランジスタ５９，６１およ
びｎチャネルＭＯＳトランジスタ６３，６５，６７から
なる。駆動回路７は、ｐチャネルＭＯＳトランジスタ４
３からなる。
ランジスタ４５，４７、ｎチャネルＭＯＳトランジスタ
４９，５１および抵抗５３からなる。参照電圧発生回路
３は、ｐチャネルＭＯＳトランジスタ５５および抵抗５
７からなる。なお、定電流発生回路２とｐチャネルＭＯ
Ｓトランジスタ５５で定電流源１８を構成する。比較回
路５は、ｐチャネルＭＯＳトランジスタ５９，６１およ
びｎチャネルＭＯＳトランジスタ６３，６５，６７から
なる。駆動回路７は、ｐチャネルＭＯＳトランジスタ４
３からなる。
【００１３】定電流発生回路２において、ｐチャネルＭ
ＯＳトランジスタ４５とｎチャネルＭＯＳトランジスタ
４９は外部電源電圧ｅｘｔＶｃｃのノードと外部接地電
圧ｅｘｔＶｓｓのノードとの間に直列に接続される。抵
抗５３、ｐチャネルＭＯＳトランジスタ４７およびｎチ
ャネルＭＯＳトランジスタ５１は外部電源電圧ｅｘｔＶ
ｃｃのノードと外部接地電圧ｅｘｔＶｓｓのノードとの
間に直列に接続される。
ＯＳトランジスタ４５とｎチャネルＭＯＳトランジスタ
４９は外部電源電圧ｅｘｔＶｃｃのノードと外部接地電
圧ｅｘｔＶｓｓのノードとの間に直列に接続される。抵
抗５３、ｐチャネルＭＯＳトランジスタ４７およびｎチ
ャネルＭＯＳトランジスタ５１は外部電源電圧ｅｘｔＶ
ｃｃのノードと外部接地電圧ｅｘｔＶｓｓのノードとの
間に直列に接続される。
【００１４】ｐチャネルＭＯＳトランジスタ４５とｎチ
ャネルＭＯＳトランジスタ４９の接続ノードは、ｐチャ
ネルＭＯＳトランジスタ４５，４７，５５のゲートに接
続される。ｐチャネルＭＯＳトランジスタ４７とｎチャ
ネルＭＯＳトランジスタ５１の接続ノードは、ｎチャネ
ルＭＯＳトランジスタ４９，５１のゲートに接続され
る。
ャネルＭＯＳトランジスタ４９の接続ノードは、ｐチャ
ネルＭＯＳトランジスタ４５，４７，５５のゲートに接
続される。ｐチャネルＭＯＳトランジスタ４７とｎチャ
ネルＭＯＳトランジスタ５１の接続ノードは、ｎチャネ
ルＭＯＳトランジスタ４９，５１のゲートに接続され
る。
【００１５】参照電圧発生回路３において、ｐチャネル
ＭＯＳトランジスタ５５と抵抗５７は、外部電源電圧ｅ
ｘｔＶｃｃのノードと外部接地電圧ｅｘｔＶｓｓのノー
ドとの間に直列に接続される。
ＭＯＳトランジスタ５５と抵抗５７は、外部電源電圧ｅ
ｘｔＶｃｃのノードと外部接地電圧ｅｘｔＶｓｓのノー
ドとの間に直列に接続される。
【００１６】比較回路５において、ｐチャネルＭＯＳト
ランジスタ５９とｎチャネルＭＯＳトランジスタ６３
は、外部電源電圧ｅｘｔＶｃｃのノードとｎチャネルＭ
ＯＳトランジスタ６７のドレインとの間に直列に接続さ
れる。ｐチャネルＭＯＳトランジスタ６１とｎチャネル
ＭＯＳトランジスタ６５は、外部電源電圧ｅｘｔＶｃｃ
のノードとｎチャネルＭＯＳトランジスタ６７のドレイ
ンとの間に直列に接続される。
ランジスタ５９とｎチャネルＭＯＳトランジスタ６３
は、外部電源電圧ｅｘｔＶｃｃのノードとｎチャネルＭ
ＯＳトランジスタ６７のドレインとの間に直列に接続さ
れる。ｐチャネルＭＯＳトランジスタ６１とｎチャネル
ＭＯＳトランジスタ６５は、外部電源電圧ｅｘｔＶｃｃ
のノードとｎチャネルＭＯＳトランジスタ６７のドレイ
ンとの間に直列に接続される。
【００１７】ｎチャネルＭＯＳトランジスタ６７のソー
スは外部接地電圧ｅｘｔＶｓｓに接続され、ゲートは図
示しない信号発生回路からの信号φB を受ける。ｎチャ
ネルＭＯＳトランジスタ６３のゲートは、ｐチャネルＭ
ＯＳトランジスタ５５と抵抗５７の接続ノードＮ２に接
続される。
スは外部接地電圧ｅｘｔＶｓｓに接続され、ゲートは図
示しない信号発生回路からの信号φB を受ける。ｎチャ
ネルＭＯＳトランジスタ６３のゲートは、ｐチャネルＭ
ＯＳトランジスタ５５と抵抗５７の接続ノードＮ２に接
続される。
【００１８】駆動回路７のｐチャネルＭＯＳトランジス
タ４３は、外部電源電圧ｅｘｔＶｃｃのノードとｎチャ
ネルＭＯＳトランジスタ６５のゲートとの間に接続さ
れ、ゲートはｎチャネルＭＯＳトランジスタ６３のドレ
イン電極に接続される。
タ４３は、外部電源電圧ｅｘｔＶｃｃのノードとｎチャ
ネルＭＯＳトランジスタ６５のゲートとの間に接続さ
れ、ゲートはｎチャネルＭＯＳトランジスタ６３のドレ
イン電極に接続される。
【００１９】内部電源電圧発生回路の動作について説明
する。定電流発生回路２において、ｐチャネルＭＯＳト
ランジスタ４５，４７は弱反転（weak inversion）領域
で使用しているため、ドレイン・ソース間電流はゲート
電圧が大きくなれば、指数関数的に小さくなる。このた
め、ノードＮ１の電圧が少し上昇しただけで、ｐチャネ
ルＭＯＳトランジスタ４５，４７のドレイン・ソース間
電流は減少し、ノードＮ１の電圧はほとんど変化せず一
定の値を保つ。
する。定電流発生回路２において、ｐチャネルＭＯＳト
ランジスタ４５，４７は弱反転（weak inversion）領域
で使用しているため、ドレイン・ソース間電流はゲート
電圧が大きくなれば、指数関数的に小さくなる。このた
め、ノードＮ１の電圧が少し上昇しただけで、ｐチャネ
ルＭＯＳトランジスタ４５，４７のドレイン・ソース間
電流は減少し、ノードＮ１の電圧はほとんど変化せず一
定の値を保つ。
【００２０】したがって、参照電圧発生回路３のｐチャ
ネルＭＯＳトランジスタ５５のゲートはノードＮ１に接
続されているためｐチャネルＭＯＳトランジスタ５５の
ソース・ドレイン間電流および抵抗５７に流れる電流は
常に一定となる。このため、ノードＮ２の電圧は、抵抗
５７に流れる電流をＩ、抵抗５７の抵抗値をＲとする
と、外部電源電圧ｅｘｔＶｃｃ−Ｉ・Ｒとなり常に一定
である。ノードＮ２の電圧は、参照電圧ＶREF と呼ぶこ
とにする。
ネルＭＯＳトランジスタ５５のゲートはノードＮ１に接
続されているためｐチャネルＭＯＳトランジスタ５５の
ソース・ドレイン間電流および抵抗５７に流れる電流は
常に一定となる。このため、ノードＮ２の電圧は、抵抗
５７に流れる電流をＩ、抵抗５７の抵抗値をＲとする
と、外部電源電圧ｅｘｔＶｃｃ−Ｉ・Ｒとなり常に一定
である。ノードＮ２の電圧は、参照電圧ＶREF と呼ぶこ
とにする。
【００２１】比較回路５は、ノードＮ２の電圧とノード
Ｎ３の電圧とを比較する。すなわち、比較回路５は、参
照電圧ＶREF とｐチャネルＭＯＳトランジスタ４３によ
り外部電源電圧ｅｘｔＶｃｃを降圧して得られた内部電
源電圧ｉｎｔＶｃｃとを比較する。
Ｎ３の電圧とを比較する。すなわち、比較回路５は、参
照電圧ＶREF とｐチャネルＭＯＳトランジスタ４３によ
り外部電源電圧ｅｘｔＶｃｃを降圧して得られた内部電
源電圧ｉｎｔＶｃｃとを比較する。
【００２２】比較回路５は、内部電源電圧ｉｎｔＶｃｃ
が参照電圧ＶREF より小さくなったときには、ｐチャネ
ルＭＯＳトランジスタ４３をオンにする。これにより、
外部電源電圧ｅｘｔＶｃｃが、ノードＮ３に供給され、
内部電源電圧ｉｎｔＶｃｃは常に一定の値を保つことに
なる。なお、ノードＮ３に接続される図示しない内部回
路が動作しているときは、ｎチャネルＭＯＳトランジス
タ６７のゲートに印加される信号φB は“Ｈ”レベルで
あり、非動作のときは“Ｌ”レベルである。
が参照電圧ＶREF より小さくなったときには、ｐチャネ
ルＭＯＳトランジスタ４３をオンにする。これにより、
外部電源電圧ｅｘｔＶｃｃが、ノードＮ３に供給され、
内部電源電圧ｉｎｔＶｃｃは常に一定の値を保つことに
なる。なお、ノードＮ３に接続される図示しない内部回
路が動作しているときは、ｎチャネルＭＯＳトランジス
タ６７のゲートに印加される信号φB は“Ｈ”レベルで
あり、非動作のときは“Ｌ”レベルである。
【００２３】
【発明が解決しようとする課題】以上のように、従来の
半導体装置においては、内部電源電圧ｉｎｔＶｃｃを発
生するための駆動回路７としてｐチャネルＭＯＳトラン
ジスタ４３を用いたため、駆動回路７は非常に大きくな
り、チップ面積も大きくなっているという問題点があっ
た。
半導体装置においては、内部電源電圧ｉｎｔＶｃｃを発
生するための駆動回路７としてｐチャネルＭＯＳトラン
ジスタ４３を用いたため、駆動回路７は非常に大きくな
り、チップ面積も大きくなっているという問題点があっ
た。
【００２４】すなわち、ＭＯＳトランジスタの駆動能力
を表わす１つの要素であるキャリアの移動度がｐチャネ
ルＭＯＳトランジスタでは小さいため、チャネル幅を広
くする必要があった。
を表わす１つの要素であるキャリアの移動度がｐチャネ
ルＭＯＳトランジスタでは小さいため、チャネル幅を広
くする必要があった。
【００２５】また、図７に示すように出力回路１１はｎ
チャネルＭＯＳトランジスタ１５，１７により構成され
ており、それらをオンにするときにはゲートに外部電源
電圧を降圧した内部電源電圧ｉｎｔＶｃｃを印加するた
め、ゲート・ソース間電圧が小さく、出力回路１１の動
作の高速化を図るためには、出力回路１１を構成するｎ
チャネルＭＯＳトランジスタ１５，１７のサイズを大き
くする必要があり、チップ面積を大きくしているという
問題点があった。
チャネルＭＯＳトランジスタ１５，１７により構成され
ており、それらをオンにするときにはゲートに外部電源
電圧を降圧した内部電源電圧ｉｎｔＶｃｃを印加するた
め、ゲート・ソース間電圧が小さく、出力回路１１の動
作の高速化を図るためには、出力回路１１を構成するｎ
チャネルＭＯＳトランジスタ１５，１７のサイズを大き
くする必要があり、チップ面積を大きくしているという
問題点があった。
【００２６】この発明は、以上のような問題点を解決す
るためになされたもので、半導体装置のチップ面積を縮
小し、動作の高速化を図ることのできる半導体装置を提
供することを目的とする。
るためになされたもので、半導体装置のチップ面積を縮
小し、動作の高速化を図ることのできる半導体装置を提
供することを目的とする。
【００２７】
【課題を解決するための手段】本発明の請求項１の半導
体装置は、外部電源電圧レベルの高電位のラインと接地
電位より高い所定のレベルの低電位のラインとの間に接
続され、所定の動作を行なう内部回路と、低電位のライ
ンを接地電位より高い所定のレベルにする電圧発生手段
とを備える。
体装置は、外部電源電圧レベルの高電位のラインと接地
電位より高い所定のレベルの低電位のラインとの間に接
続され、所定の動作を行なう内部回路と、低電位のライ
ンを接地電位より高い所定のレベルにする電圧発生手段
とを備える。
【００２８】本発明の請求項２の半導体装置は、外部電
源電圧レベルの高電位のラインと接地電位より高い所定
のレベルの低電位のラインとの間に接続され、所定の動
作を行なう内部回路と、低電位のラインを接地電位より
高い所定のレベルにする電圧発生手段と、内部回路から
の外部電源電圧レベルの信号により動作するｎチャネル
型ＭＯＳ ＦＥＴとを備える。
源電圧レベルの高電位のラインと接地電位より高い所定
のレベルの低電位のラインとの間に接続され、所定の動
作を行なう内部回路と、低電位のラインを接地電位より
高い所定のレベルにする電圧発生手段と、内部回路から
の外部電源電圧レベルの信号により動作するｎチャネル
型ＭＯＳ ＦＥＴとを備える。
【００２９】本発明の請求項３の半導体装置は、請求項
１または２の半導体装置において、電圧発生手段は、低
電位のラインの電位が接地電位より高い所定のレベルを
超えたときに、所定の信号を出力する判定手段と、所定
の信号に応じて動作し、低電位のラインから電流を放電
するｎチャネル型ＭＯＳ ＦＥＴとを含む。
１または２の半導体装置において、電圧発生手段は、低
電位のラインの電位が接地電位より高い所定のレベルを
超えたときに、所定の信号を出力する判定手段と、所定
の信号に応じて動作し、低電位のラインから電流を放電
するｎチャネル型ＭＯＳ ＦＥＴとを含む。
【００３０】
【作用】請求項１の半導体装置においては、内部回路に
接続される低電位のラインを接地電位より高い電圧にし
ているため、高電位のラインを外部電源電圧にすること
ができ、内部回路からの“Ｈ”レベルの信号として外部
電源電圧レベルの信号を出力することができる。
接続される低電位のラインを接地電位より高い電圧にし
ているため、高電位のラインを外部電源電圧にすること
ができ、内部回路からの“Ｈ”レベルの信号として外部
電源電圧レベルの信号を出力することができる。
【００３１】請求項２の半導体装置においては、ｎチャ
ネル型ＭＯＳ ＦＥＴが外部電源電圧をゲートに受けて
動作するため、外部電源電圧を降圧した内部電源電圧を
ゲートに受けて動作する場合に比べ、ｎチャネル型ＭＯ
Ｓ ＦＥＴの動作の高速化を図ることができる。
ネル型ＭＯＳ ＦＥＴが外部電源電圧をゲートに受けて
動作するため、外部電源電圧を降圧した内部電源電圧を
ゲートに受けて動作する場合に比べ、ｎチャネル型ＭＯ
Ｓ ＦＥＴの動作の高速化を図ることができる。
【００３２】請求項３の半導体装置においては、低電位
のラインが所定の電圧レベルを超えたときに、電流の放
電を行ない、低電位のラインを接地電圧より高い所定の
電圧レベルにするために、駆動能力の大きいｎチャネル
型ＭＯＳ ＦＥＴを用いているため、ｎチャネル型ＭＯ
Ｓ ＦＥＴのサイズが小さくても十分な駆動力を得るこ
とができる。
のラインが所定の電圧レベルを超えたときに、電流の放
電を行ない、低電位のラインを接地電圧より高い所定の
電圧レベルにするために、駆動能力の大きいｎチャネル
型ＭＯＳ ＦＥＴを用いているため、ｎチャネル型ＭＯ
Ｓ ＦＥＴのサイズが小さくても十分な駆動力を得るこ
とができる。
【００３３】
【実施例】以下、本発明による半導体装置について図面
を参照しながら説明する。
を参照しながら説明する。
【００３４】図１は、本発明の実施例による内部疑似接
地電圧発生回路を有する半導体装置の一部構成を示す概
略ブロック図である。
地電圧発生回路を有する半導体装置の一部構成を示す概
略ブロック図である。
【００３５】図１において、本発明の実施例による半導
体装置は、内部疑似接地電圧発生回路１、内部回路９お
よび出力回路１１からなる。内部疑似接地電圧発生回路
１は、定電流発生回路２、参照電圧発生回路３、比較回
路５および駆動回路７からなる。
体装置は、内部疑似接地電圧発生回路１、内部回路９お
よび出力回路１１からなる。内部疑似接地電圧発生回路
１は、定電流発生回路２、参照電圧発生回路３、比較回
路５および駆動回路７からなる。
【００３６】出力回路１１は、ｎチャネルＭＯＳトラン
ジスタ１５，１７からなる。内部疑似接地電圧発生回路
１の駆動回路７はｎチャネルＭＯＳトランジスタ１３か
らなる。内部疑似接地電圧発生回路１の詳細な構成およ
び動作は後で説明する。
ジスタ１５，１７からなる。内部疑似接地電圧発生回路
１の駆動回路７はｎチャネルＭＯＳトランジスタ１３か
らなる。内部疑似接地電圧発生回路１の詳細な構成およ
び動作は後で説明する。
【００３７】駆動回路７のｎチャネル型ＭＯＳトランジ
スタ１３はノードＮ１の所定の電圧レベルの内部疑似接
地電圧ｉｎｔＶｓｓを発生し、内部回路９に与える。内
部回路９は、外部電源電圧ｅｘｔＶｃｃのノードと内部
疑似接地電圧ｉｎｔＶｓｓのノードＮ１との間に接続さ
れ、所定の信号を出力回路１１に出力する。
スタ１３はノードＮ１の所定の電圧レベルの内部疑似接
地電圧ｉｎｔＶｓｓを発生し、内部回路９に与える。内
部回路９は、外部電源電圧ｅｘｔＶｃｃのノードと内部
疑似接地電圧ｉｎｔＶｓｓのノードＮ１との間に接続さ
れ、所定の信号を出力回路１１に出力する。
【００３８】出力回路１１のｎチャネルＭＯＳトランジ
スタ１５，１７は外部電源電圧ｅｘｔＶｃｃのノードと
外部接地電圧ｅｘｔＶｓｓのノードとの間に直列に接続
され、それぞれのゲートは、内部回路９からの信号を受
ける。
スタ１５，１７は外部電源電圧ｅｘｔＶｃｃのノードと
外部接地電圧ｅｘｔＶｓｓのノードとの間に直列に接続
され、それぞれのゲートは、内部回路９からの信号を受
ける。
【００３９】ｎチャネルＭＯＳトランジスタ１５，１７
の接続ノードから“Ｈ”レベルのデータＤを出力する場
合には、内部回路９からｎチャネルＭＯＳトランジスタ
１５のゲートに外部電源電圧ｅｘｔＶｃｃが印加され、
ｎチャネルＭＯＳトランジスタ１５をオンにする。一
方、ｎチャネルＭＯＳトランジスタ１７のゲートには内
部疑似接地電圧ｉｎｔＶｓｓが印加され、ｎチャネルＭ
ＯＳトランジスタ１７をオフにする。
の接続ノードから“Ｈ”レベルのデータＤを出力する場
合には、内部回路９からｎチャネルＭＯＳトランジスタ
１５のゲートに外部電源電圧ｅｘｔＶｃｃが印加され、
ｎチャネルＭＯＳトランジスタ１５をオンにする。一
方、ｎチャネルＭＯＳトランジスタ１７のゲートには内
部疑似接地電圧ｉｎｔＶｓｓが印加され、ｎチャネルＭ
ＯＳトランジスタ１７をオフにする。
【００４０】“Ｌ”レベルのデータＤを出力する場合に
は、ｎチャネルＭＯＳトランジスタ１５のゲートに内部
疑似接地電圧ｉｎｔＶｓｓを印加し、ｎチャネルＭＯＳ
トランジスタ１５をオフにする。一方、ｎチャネルＭＯ
Ｓトランジスタ１７のゲートには、外部電源電圧ｅｘｔ
Ｖｃｃを印加し、ｎチャネルＭＯＳトランジスタ１７を
オンにする。
は、ｎチャネルＭＯＳトランジスタ１５のゲートに内部
疑似接地電圧ｉｎｔＶｓｓを印加し、ｎチャネルＭＯＳ
トランジスタ１５をオフにする。一方、ｎチャネルＭＯ
Ｓトランジスタ１７のゲートには、外部電源電圧ｅｘｔ
Ｖｃｃを印加し、ｎチャネルＭＯＳトランジスタ１７を
オンにする。
【００４１】内部疑似接地電圧発生回路１の構成および
動作について詳細に説明する。図２は、図１の内部疑似
接地電圧発生回路１の詳細を示す回路図である。
動作について詳細に説明する。図２は、図１の内部疑似
接地電圧発生回路１の詳細を示す回路図である。
【００４２】図２において、内部疑似接地電圧発生回路
１は、定電流発生回路２、参照電圧発生回路３、比較回
路５および駆動回路７からなる。なおノードＮ１と外部
電源電圧ｅｘｔＶｃｃのノードとの間には内部回路９が
接続されている。
１は、定電流発生回路２、参照電圧発生回路３、比較回
路５および駆動回路７からなる。なおノードＮ１と外部
電源電圧ｅｘｔＶｃｃのノードとの間には内部回路９が
接続されている。
【００４３】定電流発生回路２は、ｐチャネルＭＯＳト
ランジスタ１９，２１、ｎチャネルＭＯＳトランジスタ
２３，２５および抵抗２７からなる。参照電圧発生回路
３は、抵抗２９およびｎチャネルＭＯＳトランジスタ３
１からなる。なお定電流発生回路２とｎチャネルＭＯＳ
トランジスタ３１は定電流源１８を構成する。比較回路
５は、ｐチャネルＭＯＳトランジスタ３３，３５，３７
およびｎチャネルＭＯＳトランジスタ３９，４１からな
る。駆動回路７は、ｎチャネルＭＯＳトランジスタ１３
からなる。
ランジスタ１９，２１、ｎチャネルＭＯＳトランジスタ
２３，２５および抵抗２７からなる。参照電圧発生回路
３は、抵抗２９およびｎチャネルＭＯＳトランジスタ３
１からなる。なお定電流発生回路２とｎチャネルＭＯＳ
トランジスタ３１は定電流源１８を構成する。比較回路
５は、ｐチャネルＭＯＳトランジスタ３３，３５，３７
およびｎチャネルＭＯＳトランジスタ３９，４１からな
る。駆動回路７は、ｎチャネルＭＯＳトランジスタ１３
からなる。
【００４４】定電流発生回路２において、ｐチャネルＭ
ＯＳトランジスタ１９とｎチャネルＭＯＳトランジスタ
２３は外部電源電圧ｅｘｔＶｃｃのノードと外部接地電
圧ｅｘｔＶｓｓのノードとの間に直列に接続される。ｐ
チャネルＭＯＳトランジスタ２１、ｎチャネルＭＯＳト
ランジスタ２５および抵抗２７は外部電源電圧ｅｘｔＶ
ｃｃのノードと外部接地電圧ｅｘｔＶｓｓのノードとの
間に直列に接続される。ｐチャネルＭＯＳトランジスタ
１９とｎチャネルＭＯＳトランジスタ２３の接続ノード
は、ｎチャネルＭＯＳトランジスタ２３，２５，３１の
ゲートに接続される。
ＯＳトランジスタ１９とｎチャネルＭＯＳトランジスタ
２３は外部電源電圧ｅｘｔＶｃｃのノードと外部接地電
圧ｅｘｔＶｓｓのノードとの間に直列に接続される。ｐ
チャネルＭＯＳトランジスタ２１、ｎチャネルＭＯＳト
ランジスタ２５および抵抗２７は外部電源電圧ｅｘｔＶ
ｃｃのノードと外部接地電圧ｅｘｔＶｓｓのノードとの
間に直列に接続される。ｐチャネルＭＯＳトランジスタ
１９とｎチャネルＭＯＳトランジスタ２３の接続ノード
は、ｎチャネルＭＯＳトランジスタ２３，２５，３１の
ゲートに接続される。
【００４５】参照電圧発生回路３において、抵抗２９と
ｎチャネルＭＯＳトランジスタ３１は外部電源電圧ｅｘ
ｔＶｃｃのノードと外部接地電圧ｅｘｔＶｓｓのノード
との間に直列に接続される。抵抗２９とｎチャネルＭＯ
Ｓトランジスタ３１の接続ノードは、比較回路５のｐチ
ャネルＭＯＳトランジスタ３５のゲートに接続される。
ｎチャネルＭＯＳトランジスタ３１は外部電源電圧ｅｘ
ｔＶｃｃのノードと外部接地電圧ｅｘｔＶｓｓのノード
との間に直列に接続される。抵抗２９とｎチャネルＭＯ
Ｓトランジスタ３１の接続ノードは、比較回路５のｐチ
ャネルＭＯＳトランジスタ３５のゲートに接続される。
【００４６】比較回路５において、ｐチャネルＭＯＳト
ランジスタ３５とｎチャネルＭＯＳトランジスタ３９は
ｐチャネルＭＯＳトランジスタ３３と外部接地電圧ｅｘ
ｔＶｓｓのノードとの間に直列に接続される。ｐチャネ
ルＭＯＳトランジスタ３７とｎチャネルＭＯＳトランジ
スタ４１はｐチャネルＭＯＳトランジスタ３３と外部接
地電圧ｅｘｔＶｓｓのノードとの間に直列に接続され
る。
ランジスタ３５とｎチャネルＭＯＳトランジスタ３９は
ｐチャネルＭＯＳトランジスタ３３と外部接地電圧ｅｘ
ｔＶｓｓのノードとの間に直列に接続される。ｐチャネ
ルＭＯＳトランジスタ３７とｎチャネルＭＯＳトランジ
スタ４１はｐチャネルＭＯＳトランジスタ３３と外部接
地電圧ｅｘｔＶｓｓのノードとの間に直列に接続され
る。
【００４７】ｐチャネルＭＯＳトランジスタ３５とｎチ
ャネルＭＯＳトランジスタ３９の接続ノードは駆動回路
７のｎチャネルＭＯＳトランジスタ１３のゲートに接続
される。ｐチャネルＭＯＳトランジスタ３７のゲートは
ノードＮ１に接続される。駆動回路７のｎチャネルＭＯ
Ｓトランジスタ１３はノードＮ１と外部接地電圧ｅｘｔ
Ｖｓｓのノードとの間に接続される。
ャネルＭＯＳトランジスタ３９の接続ノードは駆動回路
７のｎチャネルＭＯＳトランジスタ１３のゲートに接続
される。ｐチャネルＭＯＳトランジスタ３７のゲートは
ノードＮ１に接続される。駆動回路７のｎチャネルＭＯ
Ｓトランジスタ１３はノードＮ１と外部接地電圧ｅｘｔ
Ｖｓｓのノードとの間に接続される。
【００４８】内部疑似接地電圧発生回路１の動作につい
て詳細に説明する。定電流発生回路２は、ｐチャネルＭ
ＯＳトランジスタ１９，２１の飽和領域およびｎチャネ
ルＭＯＳトランジスタ２３，２５の弱反転（weak inver
sion）領域を利用して、定電流を発生している。
て詳細に説明する。定電流発生回路２は、ｐチャネルＭ
ＯＳトランジスタ１９，２１の飽和領域およびｎチャネ
ルＭＯＳトランジスタ２３，２５の弱反転（weak inver
sion）領域を利用して、定電流を発生している。
【００４９】ここで、ｎチャネルＭＯＳトランジスタの
飽和領域および弱反転（weak inversion）領域について
説明する。
飽和領域および弱反転（weak inversion）領域について
説明する。
【００５０】図３はｎチャネルＭＯＳトランジスタのゲ
ート・ソース間電圧ＶGSがしきい値電圧ＶTHより大きい
ときの、ドレイン・ソース間電流ＩDSとドレイン・ソー
ス間電圧ＶDSとの関係を示す図である。
ート・ソース間電圧ＶGSがしきい値電圧ＶTHより大きい
ときの、ドレイン・ソース間電流ＩDSとドレイン・ソー
ス間電圧ＶDSとの関係を示す図である。
【００５１】縦軸はドレイン・ソース間電流ＩDSを、横
軸はドレイン・ソース間電圧ＶDSを示す。ドレイン・ソ
ース間電圧ＶDSがＶGS−ＶTHより小さい領域を非飽和領
域といい、ドレイン・ソース間電圧ＶDSがＶGS−ＶTHよ
り大きい領域を飽和領域という。飽和領域ではドレイン
・ソース間電流ＩDSはゲート・ソース間電圧ＶGSのみに
依存する。
軸はドレイン・ソース間電圧ＶDSを示す。ドレイン・ソ
ース間電圧ＶDSがＶGS−ＶTHより小さい領域を非飽和領
域といい、ドレイン・ソース間電圧ＶDSがＶGS−ＶTHよ
り大きい領域を飽和領域という。飽和領域ではドレイン
・ソース間電流ＩDSはゲート・ソース間電圧ＶGSのみに
依存する。
【００５２】図４は、ｎチャネルＭＯＳトランジスタの
ゲート・ソース間電圧ＶGSがしきい値電圧ＶTHより小さ
い場合のドレイン・ソース間電流ＩDSとゲート・ソース
間電圧ＶGSとの関係を示す図である。
ゲート・ソース間電圧ＶGSがしきい値電圧ＶTHより小さ
い場合のドレイン・ソース間電流ＩDSとゲート・ソース
間電圧ＶGSとの関係を示す図である。
【００５３】縦軸はドレイン・ソース間電流ＩDSを、横
軸はゲート・ソース間電圧ＶGSをしめす。なお、縦軸は
ＬＯＧプロットしてある。ゲート・ソース間電圧ＶGSが
しきい値電圧ＶTHより小さい領域を弱反転（weak inver
sion）領域という。弱反転（weak inversion）領域で
は、ドレイン・ソース間電流ＩDSは、ゲート・ソース間
電圧ＶGSが大きくなると指数関数的に大きくなる。
軸はゲート・ソース間電圧ＶGSをしめす。なお、縦軸は
ＬＯＧプロットしてある。ゲート・ソース間電圧ＶGSが
しきい値電圧ＶTHより小さい領域を弱反転（weak inver
sion）領域という。弱反転（weak inversion）領域で
は、ドレイン・ソース間電流ＩDSは、ゲート・ソース間
電圧ＶGSが大きくなると指数関数的に大きくなる。
【００５４】ここで図２に戻って説明する。定電流発生
回路２のｎチャネルＭＯＳトランジスタ２３，２５は弱
反転（weak inversion）領域で使用するため、ノードＮ
２の電圧が少し低下しただけでｎチャネルＭＯＳトラン
ジスタ２３，２５はドレイン・ソース間電流を減少させ
るため、ノードＮ２の電圧はほとんど変化せず、常に一
定となる。一方、ノードＮ２の電圧が少し上昇しただけ
で、ｎチャネルＭＯＳトランジスタ２３，２５はドレイ
ン・ソース間電流を増やすため、ノードＮ２の電圧はほ
とんど変化せず、常に一定となる。したがって、ノード
Ｎ２にゲートが接続されているｎチャネルＭＯＳトラン
ジスタ３１のドレイン・ソース間電流は常に一定とな
る。
回路２のｎチャネルＭＯＳトランジスタ２３，２５は弱
反転（weak inversion）領域で使用するため、ノードＮ
２の電圧が少し低下しただけでｎチャネルＭＯＳトラン
ジスタ２３，２５はドレイン・ソース間電流を減少させ
るため、ノードＮ２の電圧はほとんど変化せず、常に一
定となる。一方、ノードＮ２の電圧が少し上昇しただけ
で、ｎチャネルＭＯＳトランジスタ２３，２５はドレイ
ン・ソース間電流を増やすため、ノードＮ２の電圧はほ
とんど変化せず、常に一定となる。したがって、ノード
Ｎ２にゲートが接続されているｎチャネルＭＯＳトラン
ジスタ３１のドレイン・ソース間電流は常に一定とな
る。
【００５５】図５は、定電流発生回路２により、ｎチャ
ネルＭＯＳトランジスタ３１のドレイン・ソース間に流
される電流ＩDSと外部電源電圧ｅｘｔＶｃｃとの関係を
示す図である。
ネルＭＯＳトランジスタ３１のドレイン・ソース間に流
される電流ＩDSと外部電源電圧ｅｘｔＶｃｃとの関係を
示す図である。
【００５６】外部電源電圧ｅｘｔＶｃｃが３．３Ｖにな
ったときに、ドレイン・ソース間電流ＩDSは一定となっ
ている。
ったときに、ドレイン・ソース間電流ＩDSは一定となっ
ている。
【００５７】再び、図２に戻って説明する。参照電圧発
生回路３において、抵抗２９およびｎチャネルＭＯＳト
ランジスタ３１のドレイン・ソース間に流れる一定電流
をＩ、抵抗２９の抵抗値をＲとすると、ノードＮ３の電
圧はｅｘｔＶｃｃ−Ｉ・Ｒとなる。電流Ｉが一定である
ため、ノードＮ３の電圧は一定であり、この電圧を参照
電圧ＶREF と呼ぶことにする。
生回路３において、抵抗２９およびｎチャネルＭＯＳト
ランジスタ３１のドレイン・ソース間に流れる一定電流
をＩ、抵抗２９の抵抗値をＲとすると、ノードＮ３の電
圧はｅｘｔＶｃｃ−Ｉ・Ｒとなる。電流Ｉが一定である
ため、ノードＮ３の電圧は一定であり、この電圧を参照
電圧ＶREF と呼ぶことにする。
【００５８】比較回路５は、ノードＮ１の電圧、すなわ
ち、内部疑似接地電圧ｉｎｔＶｓｓと参照電圧ＶREF と
を比較し、内部疑似接地電圧ｉｎｔＶｓｓが参照電圧Ｖ
REFより大きくなったときには、駆動回路７のｎチャネ
ルＭＯＳトランジスタ１３をオンにし、ノードＮ１から
電流を放電させる。これにより、内部疑似接地電圧ｉｎ
ｔＶｓｓは常に一定となり、内部回路９には、安定な内
部疑似接地電圧ｉｎｔＶｓｓが供給される。
ち、内部疑似接地電圧ｉｎｔＶｓｓと参照電圧ＶREF と
を比較し、内部疑似接地電圧ｉｎｔＶｓｓが参照電圧Ｖ
REFより大きくなったときには、駆動回路７のｎチャネ
ルＭＯＳトランジスタ１３をオンにし、ノードＮ１から
電流を放電させる。これにより、内部疑似接地電圧ｉｎ
ｔＶｓｓは常に一定となり、内部回路９には、安定な内
部疑似接地電圧ｉｎｔＶｓｓが供給される。
【００５９】ここで、駆動回路７として、図７および図
８に示す従来の半導体装置のように、ｐチャネルＭＯＳ
トランジスタ４３ではなく、ｎチャネルＭＯＳトランジ
スタ１３を用いるメリットについて説明する。ＭＯＳト
ランジスタの駆動能力を決定する要素の１つはキャリア
の移動度である。ｐチャネルＭＯＳトランジスタのキャ
リアはホールであり、ｎチャネルＭＯＳトランジスタの
キャリアは電子である。ホールの移動度をμｐ、電子の
移動度をμｎとすると、μｐ／μｎは次のようになる。
８に示す従来の半導体装置のように、ｐチャネルＭＯＳ
トランジスタ４３ではなく、ｎチャネルＭＯＳトランジ
スタ１３を用いるメリットについて説明する。ＭＯＳト
ランジスタの駆動能力を決定する要素の１つはキャリア
の移動度である。ｐチャネルＭＯＳトランジスタのキャ
リアはホールであり、ｎチャネルＭＯＳトランジスタの
キャリアは電子である。ホールの移動度をμｐ、電子の
移動度をμｎとすると、μｐ／μｎは次のようになる。
【００６０】μｐ／μｎ＝１／３ したがって、ｎチャネルＭＯＳトランジスタの駆動能力
は、同じ面積形状で作成すると、ｐチャネルＭＯＳトラ
ンジスタの３倍になる。
は、同じ面積形状で作成すると、ｐチャネルＭＯＳトラ
ンジスタの３倍になる。
【００６１】なお、比較回路５において、ｐチャネルＭ
ＯＳトランジスタ３３のゲートに図示しない信号発生回
路から信号をφA が印加されているが、内部回路９が動
作しているときには、φA は“Ｌ”レベルであり、内部
回路９が非動作のときには“Ｈ”レベルである。
ＯＳトランジスタ３３のゲートに図示しない信号発生回
路から信号をφA が印加されているが、内部回路９が動
作しているときには、φA は“Ｌ”レベルであり、内部
回路９が非動作のときには“Ｈ”レベルである。
【００６２】図６は、図１および図２の内部疑似接地電
圧発生回路から発生される内部疑似接地電圧ｉｎｔＶｓ
ｓと外部電源電圧ｅｘｔＶｃｃとの関係を示す図であ
る。
圧発生回路から発生される内部疑似接地電圧ｉｎｔＶｓ
ｓと外部電源電圧ｅｘｔＶｃｃとの関係を示す図であ
る。
【００６３】縦軸は内部疑似接地電圧ｉｎｔＶｓｓを、
横軸は外部電源電圧ｅｘｔＶｃｃを示している。図６に
おいて、外部電源電圧ｅｘｔＶｃｃが３．３Ｖを超える
と、内部疑似接地電圧ｉｎｔＶｓｓと外部電源電圧ｅｘ
ｔＶｃｃとの差が常に３．３Ｖとなっている。
横軸は外部電源電圧ｅｘｔＶｃｃを示している。図６に
おいて、外部電源電圧ｅｘｔＶｃｃが３．３Ｖを超える
と、内部疑似接地電圧ｉｎｔＶｓｓと外部電源電圧ｅｘ
ｔＶｃｃとの差が常に３．３Ｖとなっている。
【００６４】以上のように、本発明の実施例において
は、図１の出力回路１１のｎチャネルＭＯＳトランジス
タ１５，１７をオンさせるときには、そのゲートに外部
電源電圧ｅｘｔＶｃｃを与えるため、ゲートに外部電源
電圧ｅｘｔＶｃｃを降圧して得られた内部電源電圧ｅｘ
ｔＶｃｃを与えてオンさせる場合に比べて、ｎチャネル
ＭＯＳトランジスタ１５，１７のサイズを大きくするこ
となくｎチャネルＭＯＳトランジスタ１５，１７を高速
化でき、半導体装置全体としてもその動作が高速にな
る。
は、図１の出力回路１１のｎチャネルＭＯＳトランジス
タ１５，１７をオンさせるときには、そのゲートに外部
電源電圧ｅｘｔＶｃｃを与えるため、ゲートに外部電源
電圧ｅｘｔＶｃｃを降圧して得られた内部電源電圧ｅｘ
ｔＶｃｃを与えてオンさせる場合に比べて、ｎチャネル
ＭＯＳトランジスタ１５，１７のサイズを大きくするこ
となくｎチャネルＭＯＳトランジスタ１５，１７を高速
化でき、半導体装置全体としてもその動作が高速にな
る。
【００６５】さらに、図１および図２の駆動回路７とし
てｐチャネルＭＯＳトランジスタの３倍の駆動能力を有
するｎチャネルＭＯＳトランジスタ１３を用いているた
め、ｎチャネルＭＯＳトランジスタ１３のサイズが小さ
くても十分な駆動力を得ることができ、半導体装置のチ
ップの面積の縮小を図ることができる。
てｐチャネルＭＯＳトランジスタの３倍の駆動能力を有
するｎチャネルＭＯＳトランジスタ１３を用いているた
め、ｎチャネルＭＯＳトランジスタ１３のサイズが小さ
くても十分な駆動力を得ることができ、半導体装置のチ
ップの面積の縮小を図ることができる。
【００６６】
【発明の効果】以上のように、本発明の請求項１の半導
体装置においては、内部回路に接続される低電位のライ
ンを接地電位より高くしているため、高電位のラインを
外部電源電圧にすることができ、内部回路からの“Ｈ”
レベルの信号として外部電源電圧レベルの信号を出力で
き、このような“Ｈ”レベルの信号をゲートに受けてオ
ンになるｎチャネル型ＭＯＳ ＦＥＴの動作を、そのサ
イズを大きくすることなく、高速化でき、半導体装置全
体の動作の高速化を図ることができるとともに、チップ
面積を縮小することができる。
体装置においては、内部回路に接続される低電位のライ
ンを接地電位より高くしているため、高電位のラインを
外部電源電圧にすることができ、内部回路からの“Ｈ”
レベルの信号として外部電源電圧レベルの信号を出力で
き、このような“Ｈ”レベルの信号をゲートに受けてオ
ンになるｎチャネル型ＭＯＳ ＦＥＴの動作を、そのサ
イズを大きくすることなく、高速化でき、半導体装置全
体の動作の高速化を図ることができるとともに、チップ
面積を縮小することができる。
【００６７】本発明の請求項２の半導体装置において
は、ｎチャネル型ＭＯＳ ＦＥＴが外部電源電圧ｅｘｔ
Ｖｃｃをゲートに受け、動作するため、外部電源電圧を
降圧した内部電源電圧をゲートに受けてオンする場合に
比べ、サイズを大きくすることなくｎチャネル型ＭＯＳ
ＦＥＴの動作の高速化を図ることができ、半導体装置
全体の高速化が可能となり、チップ面積も縮小できる。
は、ｎチャネル型ＭＯＳ ＦＥＴが外部電源電圧ｅｘｔ
Ｖｃｃをゲートに受け、動作するため、外部電源電圧を
降圧した内部電源電圧をゲートに受けてオンする場合に
比べ、サイズを大きくすることなくｎチャネル型ＭＯＳ
ＦＥＴの動作の高速化を図ることができ、半導体装置
全体の高速化が可能となり、チップ面積も縮小できる。
【００６８】本発明の請求項３の半導体装置において
は、低電位のラインが所定の電圧レベルを超えたとき、
電流の放電を行ない、低電位のラインを接地電位より高
い所定の電圧レベルにするために、駆動能力の大きいｎ
チャネル型ＭＯＳ ＦＥＴを用いているため、ｎチャネ
ル型ＭＯＳ ＦＥＴのサイズが小さくても十分な駆動力
を得ることができ、半導体装置のチップ面積の縮小を図
ることができる。
は、低電位のラインが所定の電圧レベルを超えたとき、
電流の放電を行ない、低電位のラインを接地電位より高
い所定の電圧レベルにするために、駆動能力の大きいｎ
チャネル型ＭＯＳ ＦＥＴを用いているため、ｎチャネ
ル型ＭＯＳ ＦＥＴのサイズが小さくても十分な駆動力
を得ることができ、半導体装置のチップ面積の縮小を図
ることができる。
【図１】 本発明の実施例による内部疑似接地電圧発生
回路を有する半導体装置の一部構成を示す概略ブロック
図である。
回路を有する半導体装置の一部構成を示す概略ブロック
図である。
【図２】 図１の内部疑似接地電圧発生回路の詳細を示
す回路図である。
す回路図である。
【図３】 ｎチャネルＭＯＳトランジスタのゲート・ソ
ース間電圧ＶGSがしきい値電圧ＶTHより大きな場合のド
レイン・ソース間電流ＩDSとドレイン・ソース間電圧Ｖ
DSとの関係を示す図である。
ース間電圧ＶGSがしきい値電圧ＶTHより大きな場合のド
レイン・ソース間電流ＩDSとドレイン・ソース間電圧Ｖ
DSとの関係を示す図である。
【図４】 ｎチャネルＭＯＳトランジスタのゲート・ソ
ース間電圧ＶGSがしきい値電圧ＶTHより小さい場合の、
ドレイン・ソース間電流ＩDSとゲート・ソース間電圧Ｖ
GSとの関係を示す図である。
ース間電圧ＶGSがしきい値電圧ＶTHより小さい場合の、
ドレイン・ソース間電流ＩDSとゲート・ソース間電圧Ｖ
GSとの関係を示す図である。
【図５】 定電流発生回路により発生される電流ＩDSと
外部電源電圧ｅｘｔＶｃｃとの関係を示す図である。
外部電源電圧ｅｘｔＶｃｃとの関係を示す図である。
【図６】 図１および図２の内部疑似接地電圧発生回路
から発生される内部疑似接地電圧ｉｎｔＶｓｓと外部電
源電圧ｅｘｔＶｃｃとの関係を示す図である。
から発生される内部疑似接地電圧ｉｎｔＶｓｓと外部電
源電圧ｅｘｔＶｃｃとの関係を示す図である。
【図７】 従来の内部電圧発生回路を有する半導体装置
の一部構成を示す概略ブロック図である。
の一部構成を示す概略ブロック図である。
【図８】 図７の内部電源電圧発生回路の詳細を示す回
路図である。
路図である。
１ 内部疑似接地電圧発生回路、２ 定電流発生回路、
３ 参照電圧発生回路、５ 比較回路、７ 駆動回路、
９ 内部回路、１１ 出力回路、１３，１５，１７，２
３，２５，３１，３９，４１，４９，５１，６７ ｎチ
ャネルＭＯＳトランジスタ、１８ 定電流源、１９，２
１，３３，３５，３７，４３〜４７，５５，５９〜６５
ｐチャネルＭＯＳトランジスタ、２７，２９，５３，
５７ 抵抗、４２ 内部電源電圧発生回路。
３ 参照電圧発生回路、５ 比較回路、７ 駆動回路、
９ 内部回路、１１ 出力回路、１３，１５，１７，２
３，２５，３１，３９，４１，４９，５１，６７ ｎチ
ャネルＭＯＳトランジスタ、１８ 定電流源、１９，２
１，３３，３５，３７，４３〜４７，５５，５９〜６５
ｐチャネルＭＯＳトランジスタ、２７，２９，５３，
５７ 抵抗、４２ 内部電源電圧発生回路。
Claims (3)
- 【請求項１】 外部電源電圧レベルの高電位のラインと
接地電位より高い所定のレベルの低電位のラインとの間
に接続され、所定の動作を行なう内部回路と、 前記低電位のラインを接地電位より高い前記所定のレベ
ルにする電圧発生手段とを備える、半導体装置。 - 【請求項２】 外部電源電圧レベルの高電位のラインと
接地電位より高い所定のレベルの低電位のラインとの間
に接続され、所定の動作を行なう内部回路と、 前記低電位のラインを接地電位より高い前記所定のレベ
ルにする電圧発生手段と、 前記内部回路からの前記外部電源電圧レベルの信号によ
り動作するｎチャネル型ＭＯＳ ＦＥＴとを備える、半
導体装置。 - 【請求項３】 前記電圧発生手段は、 前記低電位のラインの電位が接地電位より高い前記所定
のレベルを超えたときに、所定の信号を出力する判定手
段と、 前記所定の信号に応じて動作し、前記低電位のラインか
ら電流を放電するｎチャネル型ＭＯＳ ＦＥＴとを含
む、請求項１または２に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7051327A JPH08251010A (ja) | 1995-03-10 | 1995-03-10 | 半導体装置 |
| DE1996108477 DE19608477A1 (de) | 1995-03-10 | 1996-03-05 | Halbleitereinrichtung mit einer internen Schaltung, die auf das Empfangen einer externen Versorgungsspannung und einer Spannung mit einem Pegel, der höher ist als die Massespannung, arbeitet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7051327A JPH08251010A (ja) | 1995-03-10 | 1995-03-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08251010A true JPH08251010A (ja) | 1996-09-27 |
Family
ID=12883833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7051327A Withdrawn JPH08251010A (ja) | 1995-03-10 | 1995-03-10 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08251010A (ja) |
| DE (1) | DE19608477A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012050065A (ja) * | 2010-07-29 | 2012-03-08 | Denso Corp | 駆動制御装置 |
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| SE504636C2 (sv) * | 1995-07-27 | 1997-03-24 | Ericsson Telefon Ab L M | Universell sändaranordning |
| CN1096746C (zh) | 1996-01-16 | 2002-12-18 | 艾利森电话股份有限公司 | 输出缓冲开关电路 |
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| CN106155153B (zh) * | 2015-03-31 | 2018-07-10 | 展讯通信（上海）有限公司 | 防电压脉冲干扰的系统 |
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|---|---|---|---|---|
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| JPH06223568A (ja) * | 1993-01-29 | 1994-08-12 | Mitsubishi Electric Corp | 中間電位発生装置 |
-
1995
- 1995-03-10 JP JP7051327A patent/JPH08251010A/ja not_active Withdrawn
-
1996
- 1996-03-05 DE DE1996108477 patent/DE19608477A1/de not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012050065A (ja) * | 2010-07-29 | 2012-03-08 | Denso Corp | 駆動制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19608477A1 (de) | 1996-09-12 |
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Legal Events
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|---|---|---|---|
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