KR100460808B1 - 반도체 메모리 장치의 내부 전원전압 발생회로 - Google Patents

반도체 메모리 장치의 내부 전원전압 발생회로 Download PDF

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Abstract

외부 전원전압을 수신하여 일정한 내부전원전압을 발생하는 내부 전원전압 발생기를 칩 내부에 채용하는 반도체 메모리 장치에 있어서, 전류누설을 최소화하면서도 풀다운 능력 및 응답속도를 개선할 수 있는 내부 전원전압 발생회로가 개시된다. 그러한 내부 전원전압 발생회로는 인가되는 기준전압과 피드백되는 내부 전원전압을 서로 비교하는 비교기와; 상기 비교기의 비교출력에 응답하여 외부 전원전압으로부터 내부 전원전압을 생성하고 이를 출력노드에 출력하는 풀업 드라이버부와; 상기 풀업 드라이버부의 상기 출력노드와 접지간에 연결되며, 상기 출력노드의 전압이 인가되는 설정제어전압보다 설정 레벨값 이상으로 높은 경우에만, 상기 출력노드의 전압과 상기 설정제어전압 간의 차이에 지수적으로 비례하여, 상기 출력노드에 나타나는 내부 전원전압을 접지로 방전하기 위한 풀다운 드라이버부와; 상기 설정제어전압을 상기 기준전압의 레벨보다 상기 풀다운 드라이버부의 드레쉬홀드 전압값 만큼 감소시킨 레벨로 설정하여 상기 풀다운 드라이버부에 공급하는 설정제어전압 발생부를 구비함을 특징으로 한다.

Description

반도체 메모리 장치의 내부 전원전압 발생회로{Internal voltage down converter in semiconductor memory device}
본 발명은 전원전압 발생회로에 관한 것으로, 특히 저전력 고속 반도체 메모리 장치에 적합한 내부 전원전압 발생회로에 관한 것이다.
반도체 메모리 장치가 고집적화, 고속화됨에 따라, 내부전원전압은 반도체 메모리 장치의 신뢰성과 전력 소모량의 관점에서 보다 낮은 레벨로서 칩 내부의 필요한 곳에 인가되는 것이 바람직하다. 따라서, 상대적으로 높은 레벨의 외부전원전압을 일정 레벨로 강하하여 반도체 메모리 장치의 동작에 필요한 내부전원전압을 발생하는 내부전원전압 발생회로가 필요하게 된다. 특히, 디램(DRAM)등과 같은 반도체 메모리 장치에서는 외부전원전압을 변환하여 일정한 내부전원전압을 칩 내부의 회로들에 공급하는 내부 전원전압 발생회로(Internal Voltage down Converter)가 도 1에서 보여지는 바와 같이 많이 채용되어진다.
도 1을 참조하면, 종래의 내부 전원전압 발생회로는, 반전단(-)를 통해 인가되는 기준전압(Vrefa)과 비반전단(+)을 통해 인가되는 내부 전원전압(Vinta)을 서로 비교하는 비교기(DA0)와, 상기 비교기(DA0)의 비교출력에 응답하여 출력노드(NO1)로 내부 전원전압(Vinta)을 출력하는 풀업 드라이버부(MP0)와, 상기 풀업 드라이버부의 상기 출력노드(NO1)와 접지간에 드레인-소오스 채널이 직렬로 연결된 엔형 모오스 트랜지스터들(MN0,MN1,MNn-1)을 포함하며 상기 내부 전원전압(Vinta)을 접지로 방전하기 위한 풀다운 드라이버부로 구성된다.
상기 도 1의 회로에서, 상기 출력노드(NO1)로부터 내부 전원전압을 받아 동작하는 부하 회로가 전력을 소모하는 경우에, 상기 내부 전원전압(Vinta)의 레벨은 하강하게 된다. 이에 따라 상기 비교기(DA0)의 출력은 "로우"가 되어 상기 풀업 드라이버부(MP0)인 피형 모오스 트랜지스터(MP0)가 턴온된다. 상기 풀업 드라이버부(MP0)의 턴온에 따라 외부 전원전압(VDD)이 소오스-드레인 채널을 통해 상기 노드(NO1)에 공급되므로, 상기 내부 전원전압(Vinta)의 레벨은 다시 상승하게 된다. 한편, 상기 내부 전원전압(Vinta)의 레벨이 상기 기준전압(Vrefa)의 레벨보다 높은 경우에는 상기 비교기(DA0)의 출력은 "하이"가 되어 상기 풀업드라이버부(MP0)인 피형 모오스 트랜지스터(MP0)가 턴오프된다. 이에 따라 상기 노드(NO1)에 나타나는 상기 내부 전원전압(Vinta)의 레벨은 상기 기준전압의 레벨을 추종(trace)하게 된다.
그러나, 상기한 종래의 회로에서는 아래에 설명되는 2가지의 이유에 기인하여 출력되는 내부 전원전압의 레벨이 대기모드 혹은 칩의 리프레쉬 모드에서 기준전압의 레벨보다 높게 되는 경우가 빈번하게 발생한다. 그러한 경우에 내부 전원전압의 레벨이 안정하게 생성되지 못하는 문제점과, 설계된 전류 값보다 많은 전류가 흐름에 따라 전력소모량이 커지는 문제점이 있다.
상기한 2가지 이유중의 하나는, 상기 피형 모오스 트랜지스터(MP0)가 서브 드레쉬홀드(sub-threshold)특성을 갖기 때문이다. 즉, 피형 모오스 트랜지스터(MP0)의 게이트의 전압이 하이가 되더라도 상기 서브 드레쉬홀드 특성에 의해 소오스-드레인 채널이 완전히 차단되지 못하여 채널을 통해 누설전류가 흐르게 된다. 상기 누설전류에 의해 대기모드 혹은 칩의 리프레쉬 모드에서 내부 전원전압의 출력레벨이 기준전압의 레벨보다 높아지면, 대기상태에서 내부 전원전압의 레벨이 불안정해지며, 칩의 리프레쉬 동작에서 전력소모가 증가된다.
상기한 2가지 이유중 나머지 하나는, 도 1과 같은 네거티브 피드백(또는 부궤환) 타입의 회로의 응답시간이 지연되기 때문이다. 즉, 풀업 드라이버부(MP0)인 피형 모오스 트랜지스터(MP0)가 턴온되어 상기 내부 전원전압(Vinta)의 레벨이 상기 기준전압(Vrefa)의 레벨을 목표로 상승하는 경우라고 하자. 이 경우에 부하회로에서의 전류소모가 갑자기 없어졌다고 하더라도, 응답시간의 지연에 기인하여 피형모오스 트랜지스터(MP0)가 즉각적으로 턴오프되지 않으므로 상기 노드(NO1)에 나타나는 상기 내부 전원전압(Vinta)의 레벨은 상기 기준전압의 레벨보다 상당히 높아지게 된다. 즉, 풀다운 능력이 나빠지는 것이다.
상기한 경우에 상기 내부 전원전압(Vinta)의 레벨을 하강시키기 위한 풀다운 동작은 상기 풀다운 드라이버부에 의해 수행된다. 상기 풀다운 드라이버를 구성하는 상기 엔형 모오스 트랜지스터들(MN0,MN1,MNn-1)은 각기 다이오드로서 기능한다. 여기서, 풀다운 능력을 크게 하려면 상기 엔형 모오스 트랜지스터들(MN0,MN1,MNn-1)의 개수를 작게 해야 한다. 그렇지만 엔형 모오스 트랜지스터들(MN0,MN1,MNn-1)의 개수를 너무 작게 하는 경우에는 상기 노드(NO1)에서 접지로 직류전류가 상당히 크게 흐르는 문제가 있으므로, 적절한 고려가 필요해진다.
따라서, 종래에는 풀 다운 능력을 좋게 한 경우에는 직류전류의 흐름이 증가하는 문제가 있고, 풀 다운 능력을 나쁘게 한 경우에는 직류전류의 흐름은 감소하나 대기모드 혹은 칩의 리프레쉬 모드에서 내부 전원전압의 레벨이 기준전압의 레벨보다 높게 되는 문제가 있어왔다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치의 내부 전원전압 발생회로를 제공함에 있다.
본 발명의 다른 목적은 전류누설을 최소화하면서도 풀다운 능력 및 응답속도를 개선할 수 있는 내부 전원전압 발생회로를 제공함에 있다.
본 발명의 또 다른 목적은 대기모드 혹은 칩의 리프레쉬 모드에서 내부 전원전압의 레벨이 기준전압의 레벨보다 높게 되는 경우를 최소화할 수 있는 저전력 고속 반도체 메모리 장치용 내부 전원전압 발생회로를 제공함에 있다.
본 발명의 또 다른 목적은 내부 전원전압의 전류누설을 증가시킴이 없이 내부 전원전압의 레벨이 기준전압의 레벨보다 높은 경우에 내부 전원전압의 레벨을 신속히 기준전압의 레벨로 유지시킬 수 있는 고속 응답특성 내부 전원전압 발생회로를 제공함에 있다.
본 발명의 또 다른 목적도 제어신호의 상태에 따라 선택적으로 풀 다운 동작을 행할 수 있는 반도체 메모리 장치의 내부 전원전압 발생회로를 제공함에 있다.
상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따라, 반도체 메모리 장치의 내부 전원전압 발생회로는, 인가되는 기준전압과 피드백되는 내부 전원전압을 서로 비교하는 비교기와; 상기 비교기의 비교출력에 응답하여 외부 전원전압으로부터 내부 전원전압을 생성하고 이를 출력노드에 출력하는 풀업 드라이버부와; 상기 풀업 드라이버부의 상기 출력노드와 접지간에 연결되며, 상기 출력노드의 전압이 인가되는 설정제어전압보다 설정 레벨값 이상으로 높은 경우에만, 상기 출력노드의 전압과 상기 설정제어전압 간의 차이에 지수적으로 비례하여, 상기 출력노드에 나타나는 내부 전원전압을 접지로 방전하기 위한 풀다운 드라이버부와; 상기 설정제어전압을 상기 기준전압의 레벨보다 상기 풀다운 드라이버부의 드레쉬홀드 전압값 만큼 감소시킨 레벨로 설정하여 상기 풀다운 드라이버부에 공급하는 설정제어전압 발생부를 구비한다.
본 발명의 다른 양상에 따라, 인가되는 기준전압과 피드백되는 내부 전원전압을 서로 비교하는 비교기와; 상기 비교기의 비교출력에 응답하여 외부 전원전압으로부터 내부 전원전압을 생성하고 이를 출력노드에 출력하는 풀업 드라이버부와; 상기 풀업 드라이버부의 상기 출력노드와 접지간에 연결되며, 상기 출력노드의 전압이 인가되는 설정제어전압보다 설정 레벨값 이상으로 높은 경우에만, 상기 출력노드의 전압과 상기 설정제어전압 간의 차이에 지수적으로 비례하여, 상기 출력노드에 나타나는 내부 전원전압을 접지로 방전하기 위한 풀다운 드라이버부와; 상기 설정제어전압을 상기 기준전압의 레벨보다 상기 풀다운 드라이버부의 드레쉬홀드 전압값 만큼 감소시킨 레벨로 설정하여 상기 풀다운 드라이버부에 공급하는 설정제어전압 발생부와; 상기 풀다운 드라이버부와 상기 설정제어전압 발생부간에 연결되며 인가되는 제어신호에 따라 상기 풀다운 드라이버부를 디세이블시키기 위한 풀다운 동작 제어부를 구비한다.
상기 비교기는 바람직하기로 전류미러 타입 차동 증폭기로 구현될 수 있으며, 상기 풀 다운 드라이버는 상기 출력노드와 접지간에 소오스-드레인 채널이 연결되고, 게이트로 상기 설정제어전압을 수신하는 피형 모오스 트랜지스터로 구성될 수 있다. 또한, 상기 설정제어전압 발생부는 상기 기준전압을 소오스로 수신하고 게이트와 드레인이 서로 연결된 피형 모오스 트랜지스터와, 상기 피형 모오스 트랜지스터의 드레인을 통해 상기 설정제어전압을 제공하기 위해 드레인이 상기 피형 모오스 트랜지스터의 드레인에 연결되고 소오스가 접지에 연결되고 게이트로 바이어스 전압을 수신하는 엔형 모오스 트랜지스터로 구성될 수 있다.
상기한 내부 전원전압 발생회로의 구성에 따르면, 전류누설을 최소화하면서도 풀다운 능력 및 응답속도를 개선할 수 있으며, 대기모드 혹은 칩의 리프레쉬 모드에서 내부 전원전압의 레벨이 기준전압의 레벨보다 높게 되는 경우를 최소화한다.
도 1은 통상적인 내부 전원전압 발생회로도
도 2는 본 발명의 제1 실시예에 따른 내부 전원전압 발생회로도
도 3은 본 발명의 제2 실시예에 따른 내부 전원전압 발생회로도
도 4는 종래기술과 본 발명에 따른 내부 전원전압의 파형들을 비교하여 나타낸 그래프도
이하에서는 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전원전압 발생회로가 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.
도 2는 본 발명의 제1 실시예에 따른 내부 전원전압 발생회로도이다. 도면을 참조하면, 도 1과 비교시, 풀다운 드라이버부(MP3)와 설정제어전압 발생부(MP2,MNR)는 새롭게 구성되어 있고, 비교기(DA1)와 풀업 드라이버부(MP1)의 연결구성은 도 1의 구성과 동일함을 알 수 있다.
상기 풀다운 드라이버부(MP3)는, 상기 풀업 드라이버부(MP1)의 출력노드(NO1)와 접지간에 연결되며 상기 출력노드(NO1)의 전압이 인가되는 설정제어전압보다 설정 레벨값 이상으로 높은 경우에만, 상기 출력노드의 전압과 상기 설정제어전압 간의 차이에 지수적(exponentially)으로 비례하여, 상기 출력노드(NO1)에 나타나는 내부 전원전압(Vinta)을 접지로 방전한다.
상기 설정제어전압 발생부(MP2,MNR)는, 상기 설정제어전압을 상기 기준전압의 레벨보다 상기 풀다운 드라이버부의 드레쉬홀드(threshold)전압값 만큼 감소시킨 레벨로 설정하여 상기 풀다운 드라이버부(MP3)의 게이트에 공급한다.
상기한 도 2의 회로는, 도 1의 회로와 유사하게, 부하의 변동에 따라 변화하는 상기 내부 전원전압(Vinta)을 비반전단(+)을 통해 피드백 받고 이를 기준전압(Vrefa)과 비교하여 기준전압(Vrefa)에 추종(trace)되는 전압을 얻는 네거티브 피드백 타입의 대전류 공급회로이다. 그렇지만, 대기모드 혹은 칩의 리프레쉬 모드에서 내부 전원전압의 레벨이 기준전압의 레벨보다 높게 되는 경우에 풀다운 능력이 우수하기 때문에 도 1의 회로보다 빠른 응답특성을 가진다.
보다 구체적으로, 상기 풀다운 드라이버부(MP3)의 게이트에는 상기 설정제어전압 발생부(MP2,MNR)에 의해 생성된 설정제어전압이 인가된다. 이 경우에 상기 설정제어전압은 상기 기준전압(Vrefa)의 레벨보다 상기 풀다운 드라이버부(MP3)의 드레쉬홀드(threshold)전압값 만큼 감소된 레벨로 주어진다. 이러한 상태에서 상기 출력노드(NO1)에 나타나는 내부 전원전압(Vinta)의 레벨이 기준전압(Vrefa)의 레벨 이상으로 되었다고 하자. 그러면, 상기 풀다운 드라이버부(MP3)의 게이트-소오스간 전압차가 문턱전압 이상으로 되기 때문에 상기 풀다운 드라이버부(MP3)는 즉각적으로 턴온되어 상기 출력노드(NO1)에 나타나는 내부 전원전압(Vinta)이 접지로 방전되기 시작한다. 여기서, 방전되는 전류량은 피형 모오스 트랜지스터의 동작특성에 기인하여 출력노드의 전압과 상기 설정제어전압 간의 차이에 지수적(exponentially)으로 비례하기 때문에 빠른 응답특성이 얻어진다.
반대로, 상기 출력노드(NO1)에 나타나는 내부 전원전압(Vinta)의 레벨이 기준전압(Vrefa)의 레벨 이하로 되었다고 하자. 그러면, 상기 풀다운 드라이버부(MP3)의 게이트-소오스간 전압차가 문턱전압 이상으로 되지 않기 때문에 상기 풀다운 드라이버부(MP3)는 즉각적으로 턴오프되어 상기 출력노드(NO1)에 나타나는 내부 전원전압(Vinta)은 더 이상 접지로 방전되지 못한다. 이 때, 비교기(DA1)의 출력은 로우레벨이므로 풀업 드라이버부(MP1)가 턴온되어 내부 전원전압의 레벨은 기준전압을 목표로 상승한다.
도 3은 본 발명의 제2 실시예에 따른 내부 전원전압 발생회로도로서, 도 2와 비교시, 풀다운 동작 제어부(10)를 추가로 구비한다. 상기 풀다운 동작 제어부(10)는, 상기 풀다운 드라이버부(MP3)와 상기 설정제어전압 발생부(MP2,MNR)간에 연결되며 인가되는 제어신호(P_standby)에 따라 상기 풀다운 드라이버부(MP3)를 디세이블시키기 위한 역할을 하기 위해, 엔형 모오스 트랜지스터(NM1), 피형 모오스 트랜지스터들(PM1,PM2), 및 인버터(IN1)로 이루어져 있다.
칩의 퍼포먼스를 향상시키기 위해, 액티브 동작초기에 상기 제어신호(P_standby)를 로우로서 제공하면, 상기 엔형 모오스 트랜지스터(NM1)가 턴오프되고, 피형 모오스 트랜지스터들(PM1,PM2)중 피형 모오스 트랜지스터(PM2)만이 턴온되어 상기 상기 풀다운 드라이버부(MP3)는 디세이블(disable)된다. 칩의 동작이 안정화된 경우에 상기 제어신호(P_standby)를 하이로서 제공하면, 상기 엔형 모오스 트랜지스터(NM1)가 턴온되고, 피형 모오스 트랜지스터들(PM1,PM2)중 피형 모오스 트랜지스터(PM1)만이 턴온되어 상기 상기 풀다운 드라이버부(MP3)는 인에이블된다. 이에 따라 도 2에서 설명된 바와 같은 동작이 그대로 수행되어 풀다운 능력의 최대화에 따른 고속 응답특성이 얻어진다.
도 4는 종래기술과 본 발명에 따른 내부 전원전압의 파형들을 비교하여 나타낸 그래프도로서, 가로축은 내부 전원전압과 기준전압간의 차 전압을, 세로축은 전류를 각기 가리킨다. 그래프(PR)는 엔형 모오스 트랜지스터들(MN0,MN1,MNn-1)의 개수를 증가시킬 때 접지로 방전되는 전류량이 조금씩 증가되는 것을 보여주는 종래의 그래프이다. 이에 비해, 본 발명의 실시 예들에 따른 그래프(PI)는 풀다운 전류량이 차전압에 대하여 지수적으로 증가되고 있음을 확연히 나타내고 있다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 회로내에 채용된 트랜지스터 소자들의 타입이나, 설정제어전압 발생부 및 풀다운 동작 제어부의 연결구성을 다양한 형태로 변경할 수 있음은 물론이다.
상기한 바와 같이 본 발명에 따른 반도체 메모리 장치의 내부 전원전압 발생회로에 의하면, 전류누설을 최소화하면서도 풀다운 능력 및 응답속도를 개선할 수 있으며, 대기모드 혹은 칩의 리프레쉬 모드에서 내부 전원전압의 레벨이 기준전압의 레벨보다 높게 되는 경우를 최소화할 수 있는 효과가 있다. 따라서, 동작 신뢰성이 개선된 반도체 메모리 장치를 제공하는 장점이 있다.

Claims (9)

  1. 인가되는 기준전압과 피드백되는 내부 전원전압을 서로 비교하는 비교기와;
    상기 비교기의 비교출력에 응답하여 외부 전원전압으로부터 내부 전원전압을 생성하고 이를 출력노드에 출력하는 풀업 드라이버부와;
    상기 풀업 드라이버부의 상기 출력노드와 접지간에 연결되며, 상기 출력노드의 전압이 인가되는 설정제어전압보다 설정 레벨값 이상으로 높은 경우에만, 상기 출력노드의 전압과 상기 설정제어전압 간의 차이에 지수적으로 비례하여, 상기 출력노드에 나타나는 내부 전원전압을 접지로 방전하기 위한 풀다운 드라이버부와;
    상기 설정제어전압을 상기 기준전압의 레벨보다 상기 풀다운 드라이버부의 드레쉬홀드 전압값 만큼 감소시킨 레벨로 설정하여 상기 풀다운 드라이버부에 공급하는 설정제어전압 발생부를 구비함을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  2. 제1항에 있어서, 상기 비교기는 전류미러 타입 차동 증폭기임을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  3. 제1항에 있어서, 상기 풀 다운 드라이버는 상기 출력노드와 접지간에소오스-드레인 채널이 연결되고, 게이트로 상기 설정제어전압을 수신하는 피형 모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  4. 제1항에 있어서, 상기 설정제어전압 발생부는,
    상기 기준전압을 소오스로 수신하고 게이트와 드레인이 서로 연결된 피형 모오스 트랜지스터와;
    상기 피형 모오스 트랜지스터의 드레인을 통해 상기 설정제어전압을 제공하기 위해 드레인이 상기 피형 모오스 트랜지스터의 드레인에 연결되고 소오스가 접지에 연결되고 게이트로 바이어스 전압을 수신하는 엔형 모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  5. 인가되는 기준전압과 피드백되는 내부 전원전압을 서로 비교하는 비교기와;
    상기 비교기의 비교출력에 응답하여 외부 전원전압으로부터 내부 전원전압을 생성하고 이를 출력노드에 출력하는 풀업 드라이버부와;
    상기 풀업 드라이버부의 상기 출력노드와 접지간에 연결되며, 상기 출력노드의 전압이 인가되는 설정제어전압보다 설정 레벨값 이상으로 높은 경우에만, 상기 출력노드의 전압과 상기 설정제어전압 간의 차이에 지수적으로 비례하여, 상기 출력노드에 나타나는 내부 전원전압을 접지로 방전하기 위한 풀다운 드라이버부와;
    상기 설정제어전압을 상기 기준전압의 레벨보다 상기 풀다운 드라이버부의 드레쉬홀드 전압값 만큼 감소시킨 레벨로 설정하여 상기 풀다운 드라이버부에 공급하는 설정제어전압 발생부와;
    상기 풀다운 드라이버부와 상기 설정제어전압 발생부간에 연결되며 인가되는 제어신호에 따라 상기 풀다운 드라이버부를 디세이블시키기 위한 풀다운 동작 제어부를 구비함을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  6. 제5항에 있어서, 상기 비교기는 전류미러 타입 차동 증폭기임을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  7. 제5항에 있어서, 상기 풀 다운 드라이버는 상기 출력노드와 접지간에 소오스-드레인 채널이 연결되고, 게이트로 상기 설정제어전압을 수신하는 피형 모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  8. 제7항에 있어서, 상기 설정제어전압 발생부는,
    상기 기준전압을 소오스로 수신하고 게이트와 드레인이 서로 연결된 피형 모오스 트랜지스터와;
    상기 피형 모오스 트랜지스터의 드레인을 통해 상기 설정제어전압을 제공하기 위해 드레인이 상기 피형 모오스 트랜지스터의 드레인에 연결되고 소오스가 접지에 연결되고 게이트로 바이어스 전압을 수신하는 엔형 모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  9. 제8항에 있어서, 상기 풀다운 동작 제어부의 동작을 디세이블 시키기 위한 제어신호는 반도체 메모리 장치의 액티브 동작의 초기구간에서 인가되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
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