JPH0613868A - バイ−ｃｍｏｓ出力回路 - Google Patents
バイ−ｃｍｏｓ出力回路Info
- Publication number
- JPH0613868A JPH0613868A JP4167397A JP16739792A JPH0613868A JP H0613868 A JPH0613868 A JP H0613868A JP 4167397 A JP4167397 A JP 4167397A JP 16739792 A JP16739792 A JP 16739792A JP H0613868 A JPH0613868 A JP H0613868A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pull
- bipolar transistor
- level
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】出力電圧が“Ｈ”レベルから“Ｌ”レベルに変
化するスイッチング動作時の接地電位の変動を抑制し得
るバイ−ＣＭＯＳ出力回路を提供する。 【構成】２つの電源電位間にトーテムポール接続され、
相互の接続点が出力端子Ｔ2 に接続されたプルアップ用
のバイポーラトランジスタＱ3 およびプルダウン用のバ
イポーラトランジスタＱ4 と、上記プルダウン用のバイ
ポーラトランジスタにベース駆動電流を供給するための
ＭＯＳ型のプルダウン用バイポーラトランジスタ駆動回
路11a と、出力端子の電圧レベルに応じてプルダウン用
のバイポーラトランジスタのベース駆動電流を段階的に
制御するプルダウン側ベース電流段階制御回路20とを具
備することを特徴とする。
化するスイッチング動作時の接地電位の変動を抑制し得
るバイ−ＣＭＯＳ出力回路を提供する。 【構成】２つの電源電位間にトーテムポール接続され、
相互の接続点が出力端子Ｔ2 に接続されたプルアップ用
のバイポーラトランジスタＱ3 およびプルダウン用のバ
イポーラトランジスタＱ4 と、上記プルダウン用のバイ
ポーラトランジスタにベース駆動電流を供給するための
ＭＯＳ型のプルダウン用バイポーラトランジスタ駆動回
路11a と、出力端子の電圧レベルに応じてプルダウン用
のバイポーラトランジスタのベース駆動電流を段階的に
制御するプルダウン側ベース電流段階制御回路20とを具
備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ（Ｂｉ）素
子と相補性絶縁ゲート型（ＣＭＯＳ）素子とを混載した
バイ−ＣＭＯＳ半導体集積回路に形成されるバイ−ＣＭ
ＯＳ出力回路に関する。
子と相補性絶縁ゲート型（ＣＭＯＳ）素子とを混載した
バイ−ＣＭＯＳ半導体集積回路に形成されるバイ−ＣＭ
ＯＳ出力回路に関する。
【０００２】
【従来の技術】従来、バイ−ＣＭＯＳ型の出力回路は、
出力段のバイポーラトランジスタをＣＭＯＳトランジス
タを用いて導通制御するものであり、消費電流の低減化
が可能になると共に、バイポーラトランジスタによる動
作の高速化および高負荷駆動能力が可能になる。図６
は、従来のバイ−ＣＭＯＳ出力回路の一例を示す。この
出力回路において、は電源電位（ＶCC）ノード、は接地
電位（ＶSS）ノード、11はＭＯＳ型の入力段回路、12は
バイポーラ型の出力段回路である。
出力段のバイポーラトランジスタをＣＭＯＳトランジス
タを用いて導通制御するものであり、消費電流の低減化
が可能になると共に、バイポーラトランジスタによる動
作の高速化および高負荷駆動能力が可能になる。図６
は、従来のバイ−ＣＭＯＳ出力回路の一例を示す。この
出力回路において、は電源電位（ＶCC）ノード、は接地
電位（ＶSS）ノード、11はＭＯＳ型の入力段回路、12は
バイポーラ型の出力段回路である。
【０００３】入力段回路11において、Ｔ1 は入力ノー
ド、Ｑ1 はＰチャネルＭＯＳトランジスタ、Ｒ1 はベー
ス電流制限用抵抗、Ｑ2 はＮチャネルＭＯＳトランジス
タ、ＩＶ1 およびＩＶ2 は２段のインバータ回路であ
る。出力段回路12において、Ｑ3 はプルアップ用のバイ
ポーラトランジスタ、Ｑ4はプルダウン用のバイポーラ
トランジスタ、Ｔ2 は出力端子である。
ド、Ｑ1 はＰチャネルＭＯＳトランジスタ、Ｒ1 はベー
ス電流制限用抵抗、Ｑ2 はＮチャネルＭＯＳトランジス
タ、ＩＶ1 およびＩＶ2 は２段のインバータ回路であ
る。出力段回路12において、Ｑ3 はプルアップ用のバイ
ポーラトランジスタ、Ｑ4はプルダウン用のバイポーラ
トランジスタ、Ｔ2 は出力端子である。
【０００４】なお、上記ＰチャネルＭＯＳトランジスタ
Ｑ1 、抵抗Ｒ1 およびＮチャネルＭＯＳトランジスタＱ
2 はプルダウン用バイポーラトランジスタＱ4 にベース
駆動電流を供給するためのプルダウン用バイポーラトラ
ンジスタ駆動回路11a を構成し、前記２段のインバータ
回路ＩＶ1 およびＩＶ2 はプルアップ用バイポーラトラ
ンジスタＱ3 にベース駆動電流を供給するためのプルア
ップ用バイポーラトランジスタ駆動回路11b を構成して
いる。
Ｑ1 、抵抗Ｒ1 およびＮチャネルＭＯＳトランジスタＱ
2 はプルダウン用バイポーラトランジスタＱ4 にベース
駆動電流を供給するためのプルダウン用バイポーラトラ
ンジスタ駆動回路11a を構成し、前記２段のインバータ
回路ＩＶ1 およびＩＶ2 はプルアップ用バイポーラトラ
ンジスタＱ3 にベース駆動電流を供給するためのプルア
ップ用バイポーラトランジスタ駆動回路11b を構成して
いる。
【０００５】上記バイ−ＣＭＯＳ出力回路の前段回路か
ら入力ノードＴ1 に供給される入力電圧ＶinがＣＭＯＳ
レベルの“Ｌ”レベルから“Ｈ”レベルに遷移すると、
ＭＯＳトランジスタＱ1 がオフ、ＭＯＳトランジスタＱ
2 がオンとなり、プルダウン用バイポーラトランジスタ
Ｑ4 はベースが“Ｌ”レベルになるのでオフになる。こ
の時、インバータ回路の出力ノードが“Ｈ”レベルにな
るので、プルアップ用バイポーラトランジスタＱ3 はオ
ンになる。
ら入力ノードＴ1 に供給される入力電圧ＶinがＣＭＯＳ
レベルの“Ｌ”レベルから“Ｈ”レベルに遷移すると、
ＭＯＳトランジスタＱ1 がオフ、ＭＯＳトランジスタＱ
2 がオンとなり、プルダウン用バイポーラトランジスタ
Ｑ4 はベースが“Ｌ”レベルになるのでオフになる。こ
の時、インバータ回路の出力ノードが“Ｈ”レベルにな
るので、プルアップ用バイポーラトランジスタＱ3 はオ
ンになる。
【０００６】従って、ＶCC電源からプルアップ用バイポ
ーラトランジスタＱ3 を介して出力端子Ｔ2 に電流が流
れ、出力電圧Ｖout はトランジスタ・トランジスタ・ロ
ジック（ＴＴＬ）レベルの“Ｌ”レベルから“Ｈ”レベ
ルに変化する。
ーラトランジスタＱ3 を介して出力端子Ｔ2 に電流が流
れ、出力電圧Ｖout はトランジスタ・トランジスタ・ロ
ジック（ＴＴＬ）レベルの“Ｌ”レベルから“Ｈ”レベ
ルに変化する。
【０００７】上記とは逆に、入力ノードＴ1 に供給され
る入力電圧ＶinがＣＭＯＳレベルの“Ｈ”レベルから
“Ｌ”レベルに遷移すると、インバータ回路の出力ノー
ドが“Ｌ”レベルになるので、プルアップ用バイポーラ
トランジスタＱ3 はオフになる。この時、ＭＯＳトラン
ジスタＱ1 がオン、ＭＯＳトランジスタＱ2 がオフとな
り、プルダウン用バイポーラトランジスタＱ4 はＶCC電
源からＭＯＳトランジスタＱ1 および抵抗Ｒ1 を介して
ベース電流が供給されてオンになる。
る入力電圧ＶinがＣＭＯＳレベルの“Ｈ”レベルから
“Ｌ”レベルに遷移すると、インバータ回路の出力ノー
ドが“Ｌ”レベルになるので、プルアップ用バイポーラ
トランジスタＱ3 はオフになる。この時、ＭＯＳトラン
ジスタＱ1 がオン、ＭＯＳトランジスタＱ2 がオフとな
り、プルダウン用バイポーラトランジスタＱ4 はＶCC電
源からＭＯＳトランジスタＱ1 および抵抗Ｒ1 を介して
ベース電流が供給されてオンになる。
【０００８】従って、出力端子Ｔ2 からプルダウン用バ
イポーラトランジスタＱ4 を介して接地電位に電流が引
き込まれ、出力電圧Ｖout はＴＴＬレベルの“Ｈ”レベ
ルから“Ｌ”レベルに変化する。図７は、図６の回路の
接地線に存在する寄生インダクタンスによる誘導起電力
の発生を説明するために等価回路を示している。
イポーラトランジスタＱ4 を介して接地電位に電流が引
き込まれ、出力電圧Ｖout はＴＴＬレベルの“Ｈ”レベ
ルから“Ｌ”レベルに変化する。図７は、図６の回路の
接地線に存在する寄生インダクタンスによる誘導起電力
の発生を説明するために等価回路を示している。
【０００９】図６に示したバイ−ＣＭＯＳ出力回路にお
いては、プルダウン用バイポーラトランジスタＱ4 がオ
フ状態からオン状態に変化するスイッチング動作時に、
接地線71（通常、アルミニウム配線）の寄生インダクタ
ンスＬと接地線に流れる電流ｉとにより誘導起電力（＝
−Ｌ・ｄｉ／ｄｔ）が発生する。この場合、電流変化率
ｄｉ／ｄｔが大きいと、図８に示すように、接地電位Ｖ
SSが大きく変動し、グランドバウンスノイズが発生す
る。なお、72は接地端子である。
いては、プルダウン用バイポーラトランジスタＱ4 がオ
フ状態からオン状態に変化するスイッチング動作時に、
接地線71（通常、アルミニウム配線）の寄生インダクタ
ンスＬと接地線に流れる電流ｉとにより誘導起電力（＝
−Ｌ・ｄｉ／ｄｔ）が発生する。この場合、電流変化率
ｄｉ／ｄｔが大きいと、図８に示すように、接地電位Ｖ
SSが大きく変動し、グランドバウンスノイズが発生す
る。なお、72は接地端子である。
【００１０】上記接地線71は、他の内部回路と共有され
ているので、内部回路のうちで出力が“Ｌ”レベルで静
止している状態の論理回路731 の出力に上記接地線71の
ノイズが現われる。この場合、次段の論理回路732 の閾
値よりも上記ノイズのレベルが大きいと、次段の論理回
路732 が誤動作をおこす原因となる。
ているので、内部回路のうちで出力が“Ｌ”レベルで静
止している状態の論理回路731 の出力に上記接地線71の
ノイズが現われる。この場合、次段の論理回路732 の閾
値よりも上記ノイズのレベルが大きいと、次段の論理回
路732 が誤動作をおこす原因となる。
【００１１】
【発明が解決しようとする課題】上記したように従来の
バイ−ＣＭＯＳ出力回路は、出力電圧が“Ｈ”レベルか
ら“Ｌ”レベルに変化するスイッチング動作時に接地線
の電位が大きく変動し、接地線を共有する他の内部回路
が誤動作をおこすという問題があった。
バイ−ＣＭＯＳ出力回路は、出力電圧が“Ｈ”レベルか
ら“Ｌ”レベルに変化するスイッチング動作時に接地線
の電位が大きく変動し、接地線を共有する他の内部回路
が誤動作をおこすという問題があった。
【００１２】本発明は上記の問題点を解決すべくなされ
たもので、出力電圧が“Ｈ”レベルから“Ｌ”レベルに
変化するスイッチング動作時の接地電位の変動を抑制し
得るバイ−ＣＭＯＳ出力回路を提供することを目的とす
る。
たもので、出力電圧が“Ｈ”レベルから“Ｌ”レベルに
変化するスイッチング動作時の接地電位の変動を抑制し
得るバイ−ＣＭＯＳ出力回路を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明のバイ−ＣＭＯＳ
出力回路は、２つの電源電位間にトーテムポール接続さ
れ、相互の接続点が出力端子に接続されたプルアップ用
バイポーラトランジスタおよびプルダウン用のバイポー
ラトランジスタと、入力電圧の論理レベルに応じて上記
プルダウン用のバイポーラトランジスタにベース駆動電
流を供給するためのＭＯＳ型のプルダウン用バイポーラ
トランジスタ駆動回路と、前記出力端子の電圧レベルに
応じて上記プルダウン用バイポーラトランジスタ駆動回
路から出力するベース駆動電流を段階的に制御するベー
ス電流段階制御回路とを具備することを特徴とする。
出力回路は、２つの電源電位間にトーテムポール接続さ
れ、相互の接続点が出力端子に接続されたプルアップ用
バイポーラトランジスタおよびプルダウン用のバイポー
ラトランジスタと、入力電圧の論理レベルに応じて上記
プルダウン用のバイポーラトランジスタにベース駆動電
流を供給するためのＭＯＳ型のプルダウン用バイポーラ
トランジスタ駆動回路と、前記出力端子の電圧レベルに
応じて上記プルダウン用バイポーラトランジスタ駆動回
路から出力するベース駆動電流を段階的に制御するベー
ス電流段階制御回路とを具備することを特徴とする。
【００１４】
【作用】出力端子の電圧が“Ｈ”レベルの時のベース駆
動電流を段階的に制御することにより、出力電圧が
“Ｈ”レベルから“Ｌ”レベルに変化するスイッチング
動作時に接地電位が大きく変動することはない。
動電流を段階的に制御することにより、出力電圧が
“Ｈ”レベルから“Ｌ”レベルに変化するスイッチング
動作時に接地電位が大きく変動することはない。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るバイ−
ＣＭＯＳ半導体集積回路の出力回路に使用されたバイ−
ＣＭＯＳ出力回路の一部を示している。この出力回路に
おいて、11は入力段回路、12は出力段回路、20はベース
電流段階制御回路である。
に説明する。図１は、本発明の第１実施例に係るバイ−
ＣＭＯＳ半導体集積回路の出力回路に使用されたバイ−
ＣＭＯＳ出力回路の一部を示している。この出力回路に
おいて、11は入力段回路、12は出力段回路、20はベース
電流段階制御回路である。
【００１６】上記出力段回路12は、電源電位（ＶCC）ノ
ードと接地電位（ＶSS）ノードとの間にプルアップ用の
バイポーラトランジスタＱ3 とプルダウン用のバイポー
ラトランジスタＱ4 がトーテムポール接続され、この接
続点が出力端子Ｔ2 に接続されている。
ードと接地電位（ＶSS）ノードとの間にプルアップ用の
バイポーラトランジスタＱ3 とプルダウン用のバイポー
ラトランジスタＱ4 がトーテムポール接続され、この接
続点が出力端子Ｔ2 に接続されている。
【００１７】前記入力段回路11は、ＶCCノードとＶSSノ
ードとの間に直列に接続されたＰチャネルＭＯＳトラン
ジスタＱ1 およびベース電流制限用抵抗Ｒ1 およびＮチ
ャネルＭＯＳトランジスタＱ2 を有する。上記トランジ
スタＱ1 およびＱ2 の各ゲートは信号入力ノードＴ1 に
接続されており、上記抵抗Ｒ1 およびトランジスタＱ2
の接続ノードＮ1 が前記プルダウン用バイポーラトラン
ジスタＱ4 のベースに接続されている。そして、前記信
号入力ノードＴ1 が２段のインバータ回路ＩＶ1 および
ＩＶ2 を介して前記プルアップ用バイポーラトランジス
タＱ3 のベースに接続されている。
ードとの間に直列に接続されたＰチャネルＭＯＳトラン
ジスタＱ1 およびベース電流制限用抵抗Ｒ1 およびＮチ
ャネルＭＯＳトランジスタＱ2 を有する。上記トランジ
スタＱ1 およびＱ2 の各ゲートは信号入力ノードＴ1 に
接続されており、上記抵抗Ｒ1 およびトランジスタＱ2
の接続ノードＮ1 が前記プルダウン用バイポーラトラン
ジスタＱ4 のベースに接続されている。そして、前記信
号入力ノードＴ1 が２段のインバータ回路ＩＶ1 および
ＩＶ2 を介して前記プルアップ用バイポーラトランジス
タＱ3 のベースに接続されている。
【００１８】上記ＰチャネルＭＯＳトランジスタＱ1 、
抵抗Ｒ1 およびＮチャネルＭＯＳトランジスタＱ2 は、
プルダウン用バイポーラトランジスタＱ4 にベース駆動
電流を供給するためのプルダウン用バイポーラトランジ
スタ駆動回路11a を構成し、前記２段のインバータ回路
ＩＶ1 およびＩＶ2 はプルアップ用のバイポーラトラン
ジスタＱ3 にベース駆動電流を供給するためのプルアッ
プ用バイポーラトランジスタ駆動回路11b を構成してい
る。
抵抗Ｒ1 およびＮチャネルＭＯＳトランジスタＱ2 は、
プルダウン用バイポーラトランジスタＱ4 にベース駆動
電流を供給するためのプルダウン用バイポーラトランジ
スタ駆動回路11a を構成し、前記２段のインバータ回路
ＩＶ1 およびＩＶ2 はプルアップ用のバイポーラトラン
ジスタＱ3 にベース駆動電流を供給するためのプルアッ
プ用バイポーラトランジスタ駆動回路11b を構成してい
る。
【００１９】前記ベース電流段階制御回路20は、前記出
力端子Ｔ2 の電圧レベルに応じて前記プルダウン用のバ
イポーラトランジスタＱ4 のベース駆動電流を段階的に
制御するものである。
力端子Ｔ2 の電圧レベルに応じて前記プルダウン用のバ
イポーラトランジスタＱ4 のベース駆動電流を段階的に
制御するものである。
【００２０】このベース電流段階制御回路20の一具体例
としては、ＶCCノードと前記抵抗Ｒ1 およびトランジス
タＱ2 の接続ノードＮ1 との間に直列に接続されたＰチ
ャネルＭＯＳトランジスタＱ5 とベース電流制限用抵抗
Ｒ2 とからなる。上記ＰチャネルＭＯＳトランジスタＱ
5 は、ゲートに出力端子Ｔ2 の電圧が印加され、出力端
子Ｔ2 の電圧の“Ｈ”／“Ｌ”レベルに応じてオフ／オ
ン状態に制御される。次に、上記バイ−ＣＭＯＳ出力回
路の動作を説明する。
としては、ＶCCノードと前記抵抗Ｒ1 およびトランジス
タＱ2 の接続ノードＮ1 との間に直列に接続されたＰチ
ャネルＭＯＳトランジスタＱ5 とベース電流制限用抵抗
Ｒ2 とからなる。上記ＰチャネルＭＯＳトランジスタＱ
5 は、ゲートに出力端子Ｔ2 の電圧が印加され、出力端
子Ｔ2 の電圧の“Ｈ”／“Ｌ”レベルに応じてオフ／オ
ン状態に制御される。次に、上記バイ−ＣＭＯＳ出力回
路の動作を説明する。
【００２１】図２は、図１中のプルダウン用のバイポー
ラトランジスタＱ4 のコレクタ・エミッタ間電圧Ｖ
CE（＝ＶOL）とコレクタ電流Ｉc （＝ＩOL）との関係を
示す特性図である。図３は、図１の回路の出力が“Ｈ”
レベルから“Ｌ”レベルに変化するスイッチング動作時
における出力電圧波形および接地電位波形を示す特性図
である。
ラトランジスタＱ4 のコレクタ・エミッタ間電圧Ｖ
CE（＝ＶOL）とコレクタ電流Ｉc （＝ＩOL）との関係を
示す特性図である。図３は、図１の回路の出力が“Ｈ”
レベルから“Ｌ”レベルに変化するスイッチング動作時
における出力電圧波形および接地電位波形を示す特性図
である。
【００２２】上記第１実施例の回路の動作は、基本的に
は、前述した従来例の回路の動作と同様であるので、以
下、主として、ベース電流段階制御回路20の動作を中心
に説明する。
は、前述した従来例の回路の動作と同様であるので、以
下、主として、ベース電流段階制御回路20の動作を中心
に説明する。
【００２３】入力ノードＴ1 に供給される入力電圧Ｖin
がＣＭＯＳレベルの“Ｈ”レベルの時には、出力電圧Ｖ
out が“Ｈ”レベルであり、ＰチャネルトランジスタＱ
5 はオフになっている。
がＣＭＯＳレベルの“Ｈ”レベルの時には、出力電圧Ｖ
out が“Ｈ”レベルであり、ＰチャネルトランジスタＱ
5 はオフになっている。
【００２４】入力ノードＴ1 に供給される入力電圧Ｖin
がＣＭＯＳレベルの“Ｈ”レベルから“Ｌ”レベルに遷
移すると、ＶCC電源からＭＯＳトランジスタＱ1 および
抵抗Ｒ1 を介してプルダウン用のバイポーラトランジス
タＱ4 にベース電流ＩB1が供給され、バイポーラトラン
ジスタＱ4 はオンになり、コレクタ電流Ｉc （＝ｈfe×
ＩB1）が流れ、出力電圧Ｖout が“Ｈ”レベルから
“Ｌ”レベルへ変化する。このように出力電圧Ｖout が
“Ｈ”レベルから“Ｌ”レベルへ変化する途中で、出力
電圧Ｖout がベース電流段階制御回路20の回路閾値Ｖth
より低下すると、ＰチャネルトランジスタＱ5 がオンに
なり、ＶCC電源からＭＯＳトランジスタＱ5と抵抗Ｒ2
を介してバイポーラトランジスタＱ4 にベース電流ＩB2
が供給される。これにより、バイポーラトランジスタＱ
4 にコレクタ電流Ｉc がｈfe×（ＩB1＋ＩB2）に段階的
に増加する。
がＣＭＯＳレベルの“Ｈ”レベルから“Ｌ”レベルに遷
移すると、ＶCC電源からＭＯＳトランジスタＱ1 および
抵抗Ｒ1 を介してプルダウン用のバイポーラトランジス
タＱ4 にベース電流ＩB1が供給され、バイポーラトラン
ジスタＱ4 はオンになり、コレクタ電流Ｉc （＝ｈfe×
ＩB1）が流れ、出力電圧Ｖout が“Ｈ”レベルから
“Ｌ”レベルへ変化する。このように出力電圧Ｖout が
“Ｈ”レベルから“Ｌ”レベルへ変化する途中で、出力
電圧Ｖout がベース電流段階制御回路20の回路閾値Ｖth
より低下すると、ＰチャネルトランジスタＱ5 がオンに
なり、ＶCC電源からＭＯＳトランジスタＱ5と抵抗Ｒ2
を介してバイポーラトランジスタＱ4 にベース電流ＩB2
が供給される。これにより、バイポーラトランジスタＱ
4 にコレクタ電流Ｉc がｈfe×（ＩB1＋ＩB2）に段階的
に増加する。
【００２５】ここで、出力電圧Ｖout が０Ｖ付近におけ
るプルダウン用のバイポーラトランジスタＱ4 のコレク
タ電流Ｉc が出力端子Ｔ2 の吸い込み電流ＩOLの仕様を
満たすように、前記ベース電流（ＩB1＋ＩB2）を引き上
げるように設計しておけば、出力電圧Ｖout の“Ｌ”レ
ベル時の出力電流ＩOLを従来例と同じ値にすることが可
能になり、負荷の充放電速度が特に遅くなることはな
く、従来例と同等の伝搬速度を維持することが可能にな
る。
るプルダウン用のバイポーラトランジスタＱ4 のコレク
タ電流Ｉc が出力端子Ｔ2 の吸い込み電流ＩOLの仕様を
満たすように、前記ベース電流（ＩB1＋ＩB2）を引き上
げるように設計しておけば、出力電圧Ｖout の“Ｌ”レ
ベル時の出力電流ＩOLを従来例と同じ値にすることが可
能になり、負荷の充放電速度が特に遅くなることはな
く、従来例と同等の伝搬速度を維持することが可能にな
る。
【００２６】従って、プルダウン用のバイポーラトラン
ジスタＱ4 の動作電流を大きくしても、出力電圧Ｖout
の“Ｈ”レベル時にベース電流段階制御回路20をオフ状
態に制御し、出力電圧Ｖout の“Ｈ”レベル時の出力電
流を従来例よりも小さくすることが可能になるので、出
力電圧Ｖout が“Ｈ”レベルから“Ｌ”レベルに変化す
るスイッチング動作時に接地電位が大きく変動すること
はない。
ジスタＱ4 の動作電流を大きくしても、出力電圧Ｖout
の“Ｈ”レベル時にベース電流段階制御回路20をオフ状
態に制御し、出力電圧Ｖout の“Ｈ”レベル時の出力電
流を従来例よりも小さくすることが可能になるので、出
力電圧Ｖout が“Ｈ”レベルから“Ｌ”レベルに変化す
るスイッチング動作時に接地電位が大きく変動すること
はない。
【００２７】なお、前記プルアップ用のバイポーラトラ
ンジスタＱ3 のコレクタとＶCC電源との間に抵抗（図示
せず）が接続される場合があり、また、上記バイポーラ
トランジスタＱ3 のベース・エミッタ間に電流引き抜き
用の抵抗（図示せず）が接続される場合がある。また、
上記プルダウン用のバイポーラトランジスタＱ4 のベー
スと出力端子Ｔ2 との間に例えばショットキーバリヤ型
のダイオード（図示せず）が接続される場合がある。
ンジスタＱ3 のコレクタとＶCC電源との間に抵抗（図示
せず）が接続される場合があり、また、上記バイポーラ
トランジスタＱ3 のベース・エミッタ間に電流引き抜き
用の抵抗（図示せず）が接続される場合がある。また、
上記プルダウン用のバイポーラトランジスタＱ4 のベー
スと出力端子Ｔ2 との間に例えばショットキーバリヤ型
のダイオード（図示せず）が接続される場合がある。
【００２８】図４は、本発明の第２実施例に係るバイ−
ＣＭＯＳ出力回路の一部を示す回路図である。この回路
は、図１を参照して前述した第１実施例の回路と比べ
て、ベース電流段階制御回路20の入力側に二入力ノアゲ
ート41およびインバータ回路42が付加挿入されている点
が異なり、その他は同じであるので図１中と同一符号を
付している。
ＣＭＯＳ出力回路の一部を示す回路図である。この回路
は、図１を参照して前述した第１実施例の回路と比べ
て、ベース電流段階制御回路20の入力側に二入力ノアゲ
ート41およびインバータ回路42が付加挿入されている点
が異なり、その他は同じであるので図１中と同一符号を
付している。
【００２９】上記二入力ノアゲート41は、出力端子Ｔ2
の出力信号およびプルアップ用バイポーラトランジスタ
駆動回路11b のインバータ回路ＩＶ2 の出力信号（入力
ノードＴ1 の入力電圧でもよい。）が入力し、このノア
ゲート41の出力信号がインバータ回路42により反転され
て前記ＰチャネルトランジスタＱ5 のゲートに印加され
る。
の出力信号およびプルアップ用バイポーラトランジスタ
駆動回路11b のインバータ回路ＩＶ2 の出力信号（入力
ノードＴ1 の入力電圧でもよい。）が入力し、このノア
ゲート41の出力信号がインバータ回路42により反転され
て前記ＰチャネルトランジスタＱ5 のゲートに印加され
る。
【００３０】上記第２実施例の回路の動作は、基本的に
は、前述した第１実施例の回路の動作と同様であるが、
プルダウン用バイポーラトランジスタ駆動回路11a の入
力電圧の論理レベルに応じて出力端子Ｔ2 の電圧による
プルダウン側ベース電流段階制御回路20に対する制御の
有効／無効を制御することが可能になっている。
は、前述した第１実施例の回路の動作と同様であるが、
プルダウン用バイポーラトランジスタ駆動回路11a の入
力電圧の論理レベルに応じて出力端子Ｔ2 の電圧による
プルダウン側ベース電流段階制御回路20に対する制御の
有効／無効を制御することが可能になっている。
【００３１】即ち、入力ノードＴ1 に供給される入力電
圧ＶinがＣＭＯＳレベルの“Ｈ”レベルの時には、ノア
ゲート41の一方の入力端はプルアップ用バイポーラトラ
ンジスタ駆動回路11b のインバータ回路ＩＶ2 から
“Ｈ”レベルが入力しており、ノアゲート41は他方の入
力端の入力を無効にする状態になっている。この時、ノ
アゲート41の出力信号が“Ｌ”レベル、インバータ回路
42の出力信号が“Ｈ”レベルになっており、Ｐチャネル
トランジスタＱ5 はオフになっている。
圧ＶinがＣＭＯＳレベルの“Ｈ”レベルの時には、ノア
ゲート41の一方の入力端はプルアップ用バイポーラトラ
ンジスタ駆動回路11b のインバータ回路ＩＶ2 から
“Ｈ”レベルが入力しており、ノアゲート41は他方の入
力端の入力を無効にする状態になっている。この時、ノ
アゲート41の出力信号が“Ｌ”レベル、インバータ回路
42の出力信号が“Ｈ”レベルになっており、Ｐチャネル
トランジスタＱ5 はオフになっている。
【００３２】これに対して、入力ノードＴ1 に供給され
る入力電圧ＶinがＣＭＯＳレベルの“Ｈ”レベルから
“Ｌ”レベルに遷移すると、ＶCC電源からＭＯＳトラン
ジスタＱ1 および抵抗Ｒ1 を介してバイポーラトランジ
スタＱ4 にベース電流ＩB1が供給され、バイポーラトラ
ンジスタＱ4 はオンになり、コレクタ電流Ｉｃ（＝ｈfe
×ＩB1）が流れ、出力電圧Ｖout が“Ｈ”レベルから
“Ｌ”レベルへ変化する。この時、ノアゲート41の一方
の入力端にはプルアップ用バイポーラトランジスタ駆動
回路11b のインバータ回路ＩＶ2 から“Ｌ”レベルが入
力しており、ノアゲート41は他方の入力端の入力を待機
する状態になっているので、上記出力電圧Ｖout が
“Ｈ”レベルから“Ｌ”レベルへ変化する途中で、出力
電圧Ｖout がノアゲート41の他方の入力端の回路閾値Ｖ
thより低下すると、ノアゲート41の出力信号が“Ｈ”レ
ベル、インバータ回路42の出力信号が“Ｌ”レベルにな
り、ＰチャネルトランジスタＱ5 がオンになり、ＶCC電
源からＭＯＳトランジスタＱ5 と抵抗Ｒ2 を介してバイ
ポーラトランジスタＱ4 にベース電流ＩB2が供給され
る。これにより、バイポーラトランジスタＱ4 にコレク
タ電流Ｉc がｈfe×（ＩB1＋ＩB2）に段階的に増加す
る。
る入力電圧ＶinがＣＭＯＳレベルの“Ｈ”レベルから
“Ｌ”レベルに遷移すると、ＶCC電源からＭＯＳトラン
ジスタＱ1 および抵抗Ｒ1 を介してバイポーラトランジ
スタＱ4 にベース電流ＩB1が供給され、バイポーラトラ
ンジスタＱ4 はオンになり、コレクタ電流Ｉｃ（＝ｈfe
×ＩB1）が流れ、出力電圧Ｖout が“Ｈ”レベルから
“Ｌ”レベルへ変化する。この時、ノアゲート41の一方
の入力端にはプルアップ用バイポーラトランジスタ駆動
回路11b のインバータ回路ＩＶ2 から“Ｌ”レベルが入
力しており、ノアゲート41は他方の入力端の入力を待機
する状態になっているので、上記出力電圧Ｖout が
“Ｈ”レベルから“Ｌ”レベルへ変化する途中で、出力
電圧Ｖout がノアゲート41の他方の入力端の回路閾値Ｖ
thより低下すると、ノアゲート41の出力信号が“Ｈ”レ
ベル、インバータ回路42の出力信号が“Ｌ”レベルにな
り、ＰチャネルトランジスタＱ5 がオンになり、ＶCC電
源からＭＯＳトランジスタＱ5 と抵抗Ｒ2 を介してバイ
ポーラトランジスタＱ4 にベース電流ＩB2が供給され
る。これにより、バイポーラトランジスタＱ4 にコレク
タ電流Ｉc がｈfe×（ＩB1＋ＩB2）に段階的に増加す
る。
【００３３】図５は、図４のバイ−ＣＭＯＳ出力回路の
変形例を示す回路図である。この回路は、図４を参照し
て前述した第２実施例の回路と比べて、プルアップ用の
バイポーラトランジスタＱ3 およびプルアップ用バイポ
ーラトランジスタ駆動回路11b を省略し、ノアゲート41
の一方の入力として入力ノードＴ1 の入力電圧を直接に
入力している点が異なり、その他は同じであるので図４
中と同一符号を付している。この回路の動作は、前述し
た第２実施例の回路の動作とほぼ同様である。
変形例を示す回路図である。この回路は、図４を参照し
て前述した第２実施例の回路と比べて、プルアップ用の
バイポーラトランジスタＱ3 およびプルアップ用バイポ
ーラトランジスタ駆動回路11b を省略し、ノアゲート41
の一方の入力として入力ノードＴ1 の入力電圧を直接に
入力している点が異なり、その他は同じであるので図４
中と同一符号を付している。この回路の動作は、前述し
た第２実施例の回路の動作とほぼ同様である。
【００３４】
【発明の効果】上述したように本発明のバイ−ＣＭＯＳ
出力回路によれば、出力電圧が“Ｈ”レベルから“Ｌ”
レベルに変化するスイッチング動作時の駆動力を高くし
得ると共にスイッチング動作時の接地電位の変動を抑制
することができる。
出力回路によれば、出力電圧が“Ｈ”レベルから“Ｌ”
レベルに変化するスイッチング動作時の駆動力を高くし
得ると共にスイッチング動作時の接地電位の変動を抑制
することができる。
【図１】本発明の第１実施例に係るバイ−ＣＭＯＳ出力
回路の一部を示す回路図。
回路の一部を示す回路図。
【図２】図１中のプルダウン用のバイポーラトランジス
タのコレクタ・エミッタ間電圧ＶCEとコレクタ電流ＩOL
との関係を示す特性図。
タのコレクタ・エミッタ間電圧ＶCEとコレクタ電流ＩOL
との関係を示す特性図。
【図３】図１の回路の出力が“Ｈ”レベルから“Ｌ”レ
ベルに変化するスイッチング動作時における出力電圧波
形および接地電位波形を示す特性図。
ベルに変化するスイッチング動作時における出力電圧波
形および接地電位波形を示す特性図。
【図４】本発明の第２実施例に係るバイ−ＣＭＯＳ出力
回路の一部を示す回路図。
回路の一部を示す回路図。
【図５】図４のバイ−ＣＭＯＳ出力回路の変形例を示す
回路図。
回路図。
【図６】従来のバイ−ＣＭＯＳ出力回路の一例を示す回
路図。
路図。
【図７】図６の回路の接地線に存在する寄生インダクタ
ンスによる誘導起電力の発生を説明するために示す等価
回路図。
ンスによる誘導起電力の発生を説明するために示す等価
回路図。
【図８】図６の回路の出力が“Ｈ”レベルから“Ｌ”レ
ベルに変化するスイッチング動作時における出力電圧波
形および接地電位波形を示す特性図。
ベルに変化するスイッチング動作時における出力電圧波
形および接地電位波形を示す特性図。
11…入力段回路、Ｔ1 …入力ノード、11a …プルダウン
用バイポーラトランジスタ駆動回路、11b …プルアップ
用バイポーラトランジスタ駆動回路、12…出力段回路、
Ｔ2 …出力端子、20…プルダウン側ベース電流段階制御
回路、41…ノアゲート、42…インバータ回路、Ｑ1 、Ｑ
2 、Ｑ5 …ＭＯＳトランジスタ、Ｑ3 、Ｑ4 …バイポー
ラトランジスタ、Ｒ1 、Ｒ2 …抵抗。
用バイポーラトランジスタ駆動回路、11b …プルアップ
用バイポーラトランジスタ駆動回路、12…出力段回路、
Ｔ2 …出力端子、20…プルダウン側ベース電流段階制御
回路、41…ノアゲート、42…インバータ回路、Ｑ1 、Ｑ
2 、Ｑ5 …ＭＯＳトランジスタ、Ｑ3 、Ｑ4 …バイポー
ラトランジスタ、Ｒ1 、Ｒ2 …抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠井 和彦 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (2)
- 【請求項１】 ２つの電源電位間にトーテムポール接続
され、相互の接続点が出力端子に接続されたプルアップ
用のバイポーラトランジスタおよびプルダウン用のバイ
ポーラトランジスタと、 上記プルアップ用のバイポーラトランジスタにベース駆
動電流を供給するためのプルアップ用バイポーラトラン
ジスタ駆動回路と、 前記プルダウン用のバイポーラトランジスタにベース駆
動電流を供給するためのプルダウン用バイポーラトラン
ジスタ駆動回路と、 前記出力端子の電圧レベルに応じて前記プルダウン用の
バイポーラトランジスタのベース駆動電流を段階的に制
御するプルダウン側ベース電流段階制御回路とを具備す
ることを特徴とするバイ−ＣＭＯＳ出力回路。 - 【請求項２】 請求項１記載のバイ−ＣＭＯＳ出力回路
において、 プルダウン側ベース電流段階制御回路の入力側に挿入さ
れ、プルダウン用バイポーラトランジスタ駆動回路の入
力電圧の論理レベルに応じて前記出力端子の電圧による
制御の有効／無効を制御する回路をさらに具備すること
を特徴とするバイ−ＣＭＯＳ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167397A JPH0613868A (ja) | 1992-06-25 | 1992-06-25 | バイ−ｃｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167397A JPH0613868A (ja) | 1992-06-25 | 1992-06-25 | バイ−ｃｍｏｓ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613868A true JPH0613868A (ja) | 1994-01-21 |
Family
ID=15848947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167397A Withdrawn JPH0613868A (ja) | 1992-06-25 | 1992-06-25 | バイ−ｃｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613868A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010062040A (ko) * | 1999-12-03 | 2001-07-07 | 스테펀 스코트 | 고 주파 ｍｏｓ 스위치 |
| KR100460808B1 (ko) * | 2002-12-05 | 2004-12-09 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원전압 발생회로 |
| GB2604188A (en) * | 2021-02-22 | 2022-08-31 | Edwards Tech Vacuum Engineering Qingdao Co Ltd | Control of liquid ring pump |
-
1992
- 1992-06-25 JP JP4167397A patent/JPH0613868A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010062040A (ko) * | 1999-12-03 | 2001-07-07 | 스테펀 스코트 | 고 주파 ｍｏｓ 스위치 |
| KR100460808B1 (ko) * | 2002-12-05 | 2004-12-09 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원전압 발생회로 |
| GB2604188A (en) * | 2021-02-22 | 2022-08-31 | Edwards Tech Vacuum Engineering Qingdao Co Ltd | Control of liquid ring pump |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4829201A (en) | Gate circuit of combined field-effect and bipolar transistors | |
| EP0493873A1 (en) | CMOS output buffer circuit with ground bounce reduction | |
| JPS62284523A (ja) | Ｔｔｌ両立可能併合パイポ−ラ／ｃｍｏｓ出力バツフア回路 | |
| JPH04229714A (ja) | バッファを有する集積回路 | |
| JP2535082B2 (ja) | 双極性相補形金属酸化物半導体出力駆動回路 | |
| US6249146B1 (en) | MOS output buffer with overvoltage protection circuitry | |
| JP3028840B2 (ja) | バイポーラトランジスタとｍｏｓトランジスタの複合回路、及びそれを用いた半導体集積回路装置 | |
| US6265892B1 (en) | Low noise output buffer | |
| US4612458A (en) | Merged PMOS/bipolar logic circuits | |
| US6445215B1 (en) | Logic circuit with single charge pulling out transistor and semiconductor integrated circuit using the same | |
| JP2573431B2 (ja) | 出力バッファ回路 | |
| US5191240A (en) | Bicmos driver circuits with improved low output level | |
| US5124582A (en) | Bi-cmos circuit with high-speed active pull-down output currents | |
| JPH0613868A (ja) | バイ−ｃｍｏｓ出力回路 | |
| JP2682786B2 (ja) | ＢｉＣＭＯＳ回路 | |
| US5107141A (en) | BiCMOS logic circuit using 0.5 micron technology and having an operating potential difference of less than 4 volts | |
| EP0735686B1 (en) | Three-state CMOS output buffer circuit | |
| KR940005975B1 (ko) | 출력회로 | |
| JP2957181B2 (ja) | 半導体集積回路 | |
| US5239212A (en) | Gate circuit of combined field-effect and bipolar transistors with an improved discharge arrangement | |
| JPH03227118A (ja) | 半導体論理回路 | |
| JPH1028045A (ja) | Ｍｏｓトランジスタ回路 | |
| JP3147025B2 (ja) | 半導体集積回路装置 | |
| JPH07162284A (ja) | 出力バッファ回路 | |
| JP3171518B2 (ja) | Ｂｉｍｏｓ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |