JP3147025B2

JP3147025B2 - 半導体集積回路装置

Info

Publication number: JP3147025B2
Application number: JP07715597A
Authority: JP
Inventors: 将弘岩村; 英雄前島; 篤雄渡辺; 和孝森
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-03-28
Filing date: 1997-03-28
Publication date: 2001-03-19
Anticipated expiration: 2016-03-19
Also published as: JPH1022815A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラトラン
ジスタとＭＯＳトランジスタを用いた複合回路に係り、
更にそれを用いた半導体集積回路装置及びシステムに関
する。

【０００２】

【従来の技術】ＭＯＳトランジスタとバイポーラトラン
ジスタからなり、出力段が２ケのNPNトランジスタ（以
下、ＮＰＮと略す）で構成されたトーテムポール出力型
ＢｉＣＭＯＳ論理回路は特開昭５９−11034 号他で公知
である。トーテムポール出力型の回路は５Ｖ近傍の電源
電圧では十分高速性を発揮できるが、次世代の標準電源
電圧とみられる３Ｖ近傍、又はそれ以下の電源電圧では
高速性能の特長が急速に失われるという問題点がある。
この主原因は、トーテムポール出力回路のプルダウ用NP
Nのベース電流を供給するＮＭＯＳトランジスタ（以
下、ＮＭＯＳと略す）のゲート・ソース間電圧が、電源
電圧の低下とともに、減少し、プルダウン用ＮＰＮに十
分なベース電流を供給できなくなることにある。

【０００３】このため、低電源電圧時代のBiCMOS回路と
してプルアップをＮＰＮ，プルダウンをＮＭＯＳで行う
BiNMOS型回路と、プルアップをＮＰＮ，プルダウンをＰ
ＮＰトランジスタ（以下ＰＮＰと略す）で行うコンプリ
メンタリーエミッタフォロワ型回路が有望視されてい
る。BiNMOS型回路は高負荷領域で駆動能力が低下するた
め、高負荷領域ではコンプリメンタリーエミッタフォロ
ワ型が有利である。コンプリメンタリーエミッタフォロ
ワ型BiCMOS回路の代表的な公知技術を以下に示す。

【０００４】図３０：特開昭54−148469号公報の図３図３１：特開昭60−141018号公報の図５図３２：USP4,682,054のfig.１図３３：アイイーイーイー１９８９バイポーラサ
ーキッツアンドテクノロジーミーティング１９８
９年９月ｐ２２９〜ｐ２３２（IEEE 1989 Bipolar Ci
rcuits and Techrology Meeting Sept 1989．p229〜p23
2）のfig.１その他、１９９０年シンポジウムオンブイエルエス
アイサーキッツｐ８９−ｐ９０６月（1990 Symbosiu
m on VLSI Circuits p89−p90 Jure）にもコンプリメン
タリーエミッタフォロワ型のBiCMOS回路が記載されてい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
従来技術には超高速性能を実現する上で解決すべき共通
の問題点がいくつかある。

【０００６】第１の問題点は、プルアップ用ＮＰＮのベ
ースとプロダウン用ＰＮＰのベースが直接あるいはダイ
オード手段を介して電気的に結合されていることであ
る。このため、プルアップ用ＮＰＮをオンさせるとき、
ベース駆動用のＰＭＯＳトランジスタ（以下ＰＭＯＳと
略す。）はＮＰＮのベースノードに結合されるすべての
寄生容量の充電に加えて、プルダウン用ＰＮＰトランジ
スタのベースノードに結合されるすべての寄生容量を余
分に充電しなければならない。

【０００７】また、プルダウン用ＰＮＰをオンさせると
き、ベース駆動用のＮＭＯＳはPNPのベースノードに結
合されるすべての寄生容量の放電に加えて、プルアップ
用ＮＰＮトランジスタのベースノードに結合されるすべ
ての寄生容量を余分に放電しなければならない。

【０００８】したがって、入力信号が印加されてから、
ＮＰＮとＰＮＰが動き始めるまでの時間が長くなり、高
速応答性が阻害される。

【０００９】第２の問題点は、プルダウン用ＰＮＰトラ
ンジスタは、一般にＮＰＮトランジスタに比べてｆ_Tが
低いことである。このため、入力信号の急峻な変化に対
してＰＮＰトランジスタのレスポンスはＮＰＮトランジ
スタのレスポンスより遅くなる。

【００１０】したがって、従来の回路はＰＮＰトランジ
スタの性能が回路性能の上限を決めることになり、ＰＮ
Ｐトランジスタの性能を越えた高速性能を実現すること
は不可能である。

【００１１】以上のように、従来のコンプリメンタリー
エミッタフォロワ型BiCMOS回路は入力信号の変化に対し
てバイポーラトランジスタのレスポンスが遅くなるとい
う問題があった。また、プルダウン用のＰＮＰトランジ
スタはＮＰＮトランジスタに比べてｆ_Tが低いため、回
路性能の上限がＰＮＰトランジスタの性能で抑えられる
という問題があった。

【００１２】本発明の目的は入力信号の変化に対してバ
イポーラトランジスタのレスポンスをより速くしたコン
プリメンタリーエミッタフォロワ型BiCMOS論理回路を提
供することにある。

【００１３】本発明の他の目的はＰＮＰトランジスタに
より抑えられている回路性能の限界を越えられるコンプ
リメンタリーエミッタフォロワ型BiCMOS論理回路を提供
することにある。

【００１４】本発明の他の目的は種々のスイッチング回
路を構成する上で有用なＰＮＰトランジスタとＭＯＳト
ランジスタを組合せた回路を提供することにある。

【００１５】本発明の他の目的は、ＰＮＰトランジスタ
とＭＯＳトランジスタを組合せた複合回路を用いた半導
体集積回路装置及びシステムを提供することにある。

【００１６】

【課題を解決するための手段】上記従来技術の課題を解
決するために、本発明ではプルアップ用のＮＰＮのベー
スとプルダウン用ＰＮＰのベースが電気的に絶縁される
ように夫々独立のベース駆動回路を構成し、さらに、Ｐ
ＮＰのベースにはベースプリチャージ手段を設ける。ま
た、プルダウン用ＰＮＰトランジスタのエミッタとコレ
クタ間に入力信号により制御されるＮＭＯＳ論理回路を
設けたものである。

【００１７】プルアップ用のＮＰＮのベースとプルダウ
ン用のＰＮＰのベースは電気的に絶縁されているため、
夫々のベースノードの充電又は放電は自身のベース廻り
の寄生容量だけを充電又は放電するだけでよい。また、
プルダウン用ＰＮＰのエミッタ・コレクタ間に設けたＮ
ＭＯＳ論理回路は入力信号の変化に対してＰＮＰよりも
速いレスポンスを示し、プルダウンの速度と負荷駆動能
力を向上させる。

【００１８】

【発明の実施の形態】図１に本発明の第１の実施例を示
す。以下の説明では同一部分は同一記号で示すことにす
る。

【００１９】図１において、Ｑ₁はコレクタが電源Ｖ_C
に、エミッタが出力ＯＵＴに接続されたＮＰＮ、Ｑ₂は
エミッタが出力ＯＵＴに、コレクタが基準電位に接続さ
れたＰＮＰ、１１はＣＭＯＳ論理回路であり、入力信号
ＩＮに応答してＮＰＮＱ₁のベースを“１”レベル又は
“０”に駆動する。１２はＰＮＰＱ₂のベースと基準電
位間に接続されたＮＭＯＳ論理回路であり、入力信号Ｉ
Ｎに応答してPNPQ₂のベース電流をオン又はオフに制御
する。１３はＰＮＰＱ₂がオフのとき、そのベース電位
を所定の値に設定するベースプリチャージ手段であり、
略エミッタ電位に等しいか、それより低い電位に設定さ
れる。

【００２０】次に、本実施例の動作を説明する。いま、
入力信号ＩＮが“１”レベルから“０”レベルにスイッ
チした場合を考えると、ＮＭＯＳ論理回路１２がオフに
より、ＰＮＰＱ₂もオフになる。一方、ＣＭＯＳ論理回
路１１の出力は“０”レベルから“１”レベルにスイッ
チし、ＮＰＮＱ₁をオンさせる。その結果、出力ＯＵＴ
は“１”レベルにスイッチする。なお、このとき、ベー
スプリチャージ手段１３はＰＮＰＱ₂のベース電位を所
定のレベルまでプリチャージする。このレベルはＰＮＰ
Ｑ₂をカットオフするには必要なレベルで且つ、過大な
カットオフを起さないようにすることが重要である。

【００２１】次に、入力信号ＩＮが“０”レベルから
“１”レベルにスイッチした場合を考える。このとき、
ＣＭＯＳ論理回路１１の出力は“０”レベルにスイッチ
し、これによりＮＰＮＱ₁はオフになる。一方、ＮＭＯ
Ｓ論理回路１２がオンになるため、ＰＮＰＱ₂はベース
電流が流れてオンになる。その結果、出力ＯＵＴは
“０"レベルにスイッチする。

【００２２】ここで、本発明の特徴の１つは、プルアッ
プ用のＮＰＮＱ₁とプルダウン用のＰＮＰＱ₂が夫々、
ＣＭＯＳ論理回路１１とＮＭＯＳ論理回路１２によって
独立に駆動され、ＮＰＮＱ₁のベースとＰＮＰＱ₂のベ
ースは電気的に分離されていることである。このため、
出力ＯＵＴを“１”レベルにスイッチさせるとき、ＣＭ
ＯＳ論理回路１１はＮＰＮＱ₁のベース廻りに結合する
寄生容量だけを充電すればよく、ＮＰＮＱ₁を高速にオ
ンさせることができる。同様に、出力ＯＵＴを“０”レ
ベルにスイッチさせるとき、ＮＭＯＳ論理回路１２はＰ
ＮＰＱ₂のベース廻りに結合する寄生容量だけを充電す
ればよく、ＰＮＰＱ₂を高速にオンさせることができ
る。なお、ここで寄生容量の代表的なものはNPNQ₁，PNP
Q₂，CMOS論理回路１１，ＮＭＯＳ論理回路１２の接合容
量である。

【００２３】さらに、ベースプリチャージ手段１３はＱ
₂がオフの時のベース電位が過大にならないように所定
のレベルに設定する。したがって、ＮＭＯＳ論理回路１
２がオンしてＰＮＰＱ₂をオンさせるとき、ＰＮＰＱ₂
のベース電位を“０”レベルにスイッチする時間が速く
なり、ＰＮＰＱ₂をより高速にオンさせることができ
る。

【００２４】なお、図１の実施例では入力信号ＩＮが１
本だけ示されているが、本発明はそれに限定されるもの
ではなく、一般にＮ入力が実現できるものである。ちな
みにＮ入力のとき、ＣＭＯＳ論理回路１１とＮＭＯＳ論
理回路１２は夫々Ｎ入力の論理回路となる。以下の実施
例では説明を簡潔にして理解を容易にするために、すべ
て１入力の場合を例にとって説明することにする。

【００２５】図２に本発明の第２の実施例を示す。図に
おいて、Ｑ₁はコレクタが電源Ｖ_Cに、エミッタが出力
ＯＵＴに接続されたＮＰＮ、Ｑ₂はエミッタが出力ＯＵ
Ｔに、コレクタが基準電位に接続されたＰＮＰ、２１は
ソース，ゲート，ドレインが夫々電源Ｖ_C，入力ＩＮ，
ＮＰＮＱ₁のベースに接続されたＰＭＯＳ、２２はドレ
イン，ゲート，ソースが夫々ＮＰＮＱ₁のベース，入力
ＩＮ，基準電位に接続されたＮＭＯＳ、２３はドレイ
ン，ゲート，ソースが夫々ＰＮＰＱ₂のベース，入力Ｉ
Ｎ，基準電位に接続されたＮＭＯＳ、２４はドレイン，
ゲート，ソースが夫々出力ＯＵＴ，ＮＰＮＱ₁のベー
ス，ＰＮＰＱ₂のベースに接続されたＮＭＯＳである。

【００２６】ここで、PMOS21とNMOS22は図１のＣＭＯＳ
論理回路１１に相当し、NMOS23はＮＭＯＳ論理回路１２
に相当する。また、NMOS24は図１のベースプリチャージ
手段１３に相当する。

【００２７】この回路の動作は次のようになる。まず、
入力ＩＮが“１”から“０”レベルにスイッチした場合
を考える。このとき、NMOS22，23がオフになり、ＰＮＰ
Ｑ₂もベース電流が流れないため、オフになる。一方、P
MOS21がオンになり、NPNQ₁もオンになり、出力ＯＵＴを
“１”レベルにスイッチする。このときNMOS24もオンに
なり、出力ＯＵＴからNMOS24を通して、ＰＮＰＱ₂のベ
ースに充電電流が流れ、ベース電位をＮＭＯＳのゲート
電圧より、Ｖthだけ低いレベルまでプリチャージする
（ＶthはＭＯＳトランジスタの閾値）。したがって、Ｐ
ＮＰＱ₂のベース電位は電圧Ｖ_CよりＶthだけ低い所定
のレベルにプリチャージされる。

【００２８】次に、入力ＩＮが“０”から“１”レベル
にスイッチした場合、PMOS21,NPNQ₁がオフになり、NMOS
22，23がオンになる。その結果NMOS24はオフ、ＰＮＰＱ
₂はオンになり、出力ＯＵＴを“０”レベルにスイッチ
する。

【００２９】この回路ではＮＰＮＱ₁とＰＮＰＱ₂が独
立に駆動され、夫々のベースは電気的に分離されている
ので余分な寄生容量の充電、又は放電が不要になり、出
力ＯＵＴのプルアップ，プルダウン共に従来回路よりも
高速になるという特長がある。

【００３０】また、ＰＮＰＱ₂はオフ時のベース電位が
電源Ｖ_Cの電位よりＶthだけ低いレベルプリチャージさ
れるため、次にオンするときベース廻りの寄生容量の放
電時間が短くなり、高速なレスポンスが得られるという
特長がある。

【００３１】図３に図２の回路のデバイス断面構造の一
例を示す。図において、２０１はＰ型半導体基板であ
り、基板電位は接地（ＧＮＤ）電位に固定されている。
NPNQ₁はＮ型半導体層２０７をコレクタ、Ｐ型半導体層
２０９をベース、Ｎ⁺型半導体層２１２をエミッタとし
て形成され、コレクタ電極とベース電極は夫々、Ｎ⁺型
半導体層２０４，Ｐ⁺型半導体層２１１から取り出され
る。

【００３２】ＰＮＰＱ₂はＰ型半導体層２０８をコレク
タ，Ｎ型半導体層２１０をベース，Ｐ⁺型半導体層２１
４をエミッタとして形成され、ベース電極はＮ⁺型半導
体層２１３から取り出される。また、Ｎ型半導体層２０
５はＮ⁺型半導体層２２５を介して電源Ｖ_Cが接続され
ている。

【００３３】PMOS21はＮ型半導体層２０６を基板、Ｐ⁺
型半導体層２１５，２１７を夫々ソースおよびドレイン
として形成され、ゲート電極２１６は例えばポリシリコ
ンなどで形成される。また、Ｎ型の基板２０６はＮ⁺型
半導体層２２７を介して電圧Ｖ_Cに接続されている。

【００３４】NMOS22，23，24はＰ型半導体層２０１を共
通の基板として形成されており、２１９はNMOS22のドレ
インとなるＮ⁺型半導体層、２１８はNMOS22とNMOS23の
共通ソースとなるＮ⁺型半導体層、２２０はNMOS23のド
レインとNMOS24のソースが共通に形成されるＮ⁺型半導
体層、２２１はNMOS24のドレインとなるＮ⁺型拡散層で
ある。また、NMOS22，23，24のゲート２２２，２２３，
２２４は例えばポリシリコンなどで形成される。

【００３５】ここで、重要なことは、ＰＮＰＱのコレク
タを形成するＰ型半導体層２０８は、半導体基板のＰ型
半導体層２０１とはＮ型半導体層２０５によって分離さ
れていることである。このため、ＰＮＰＱ₂のコレクタ
に大きな放電電流が流れても半導体基板２０１は電位変
動は起こらない。したがって、同一チップ上の他のトラ
ンジスタに無用の干渉を起こしたり、ラッチアップを起
こしたりすることがない。

【００３６】図４に本発明の第３の実施例を示す。図に
おいて、３４はドレイン，ゲート，ソースが夫々電源Ｖ
_C，ＮＰＮＱ₁のベース，ＰＮＰＱ₂のベースに接続さ
れたＮＭＯＳであり、その他の回路要素および論理回路
としての機能及び特長は図２の実施例と同じである。NM
OS34はＰＮＰＱ₂がオフの時にオンになり、この時、電
源Ｖ_CからNMOS34を通してＰＮＰＱ₂のベースをゲート
電圧よりもＶthだけ低い電位にプリチャージするための
ものである。

【００３７】図５に、本発明の第４の実施例を示す。図
において、４４はドレイン，ゲート，ソースが夫々ＰＮ
ＰＱ₂のベース，入力ＩＮ，出力ＯＵＴに接続されたPM
OSであり、その他の回路要素および論理回路としての機
能及び特長は図２の実施例と同じである。PMOS44はＰＮ
ＰＱ₂がオフの時にオンになり、この時、出力ＯＵＴか
らPMOS44を通してＰＮＰＱ₂のベース電位を出力ＯＵＴ
と同じレベルまで充電するためのものである。

【００３８】図６に本発明の第５の実施例を示す。図に
おいて、５４はドレインとゲートが出力ＯＵＴに、ソー
スがＰＮＰＱ₂のベースに接続されたＮＭＯＳであり、
その他の回路要素及び論理回路としての機能および特長
は図２の実施例と同じである。

【００３９】NMOS54はＰＮＰＱ₂がオフのとき、出力Ｏ
ＵＴからＰＮＰＱ₂のベースへ充電電流を流し、出力Ｏ
ＵＴよりＶthだけ低いレベルにプリチャージする。

【００４０】図７に本発明の第６の実施例を示す。図に
おいて、６４はソースが出力ＯＵＴに、ゲート及びドレ
インがＰＮＰＱ₂のベースに接続されたＰＭＯＳであ
り、その他の回路要素及び論理回路としての機能、特長
は図２の実施例と同じである。PMOS64はＰＮＰＱ₂がオ
フのとき、出力ＯＵＴからＰＮＰＱ₂のベースへ充電電
流を流し、出力ＯＵＴよりＶthだけ低いレベルにプリチ
ャージする。

【００４１】図８に本発明の第７の実施例を示す。図に
おいて、７４はドレイン及びゲートが出力ＯＵＴに、ソ
ースがＰＮＰＱ₂のベースに接続されたＮＭＯＳ、７５
はソースが出力ＯＵＴに、ゲート及びドレインがＰＮＰ
Ｑ₂のベースに接続されたＰＭＯＳであり、その他の回
路要素及び論理回路としての機能，特長は図２の実施例
と同じである。NMOS74とPMOS75はＰＮＰＱ₂がオフのと
き、出力ＯＵＴからＰＮＰＱ₂のベースへ充電電流を流
し、出力ＯＵＴよりＶthだけ低いレベルにプリチャージ
する。

【００４２】図９に本発明の第８の実施例を示す。図に
おいて、９１はソース，ゲート，ドレインが夫々電源Ｖ
_C，入力ＩＮ，出力ＯＵＴに接続されたＰＭＯＳ、９２
はソース，ゲート，ドレインが夫々出力ＯＵＴ，入力Ｉ
Ｎ，ＰＮＰＱ₂のベースに接続されたＰＭＯＳ、９３は
ドレイン，ゲート，ソースが夫々ＰＮＰＱ₂のベース，
入力ＩＮ，基準電位に接続されたＮＭＯＳ、Ｑ₂はコレ
クタ及びエミッタが基準電位と出力に接続されたＰＮＰ
である。

【００４３】この回路の動作は次のようである。まず、
入力ＩＮが“１”から“０”レベルにスイッチした場合
を考える。このとき、NMOS93がオフになり、ＰＮＰＱ₂
もオフになる。一方、PMOS91がオンになり、出力ＯＵＴ
を“１”レベルにスイッチする。この時、同時にPMOS92
もオンになり、出力ＯＵＴからＰＮＰＱ₂のベースへ充
電電流を流し、出力ＯＵＴと同じレベルにプリチャージ
する。

【００４４】次に、入力ＩＮが“０”から“１”レベル
にスイッチした場合を考える。このとき、PMOS91，92が
オフになり、NMOS93がオンになる。その結果、ＰＮＰＱ
₂がオンになり出力ＯＵＴを“０”レベルにスイッチす
る。本実施例では、PNPQ₂のベース電位はエミッタ電位
と同レベルまでしか充電されないので、次にオンすると
きのベースノードの放電時間が短くなり、出力ＯＵＴの
プルダウンを高速に行える。

【００４５】図１０に本発明の第９の実施例を示す。図
において、Ｑ₁はコレクタが電源Ｖ_Cに、エミッタが出
力ＯＵＴに接続されたＮＰＮ、Ｑ₂はコレクタが基準電
位に、エミッタが出力ＯＵＴに接続されたＰＮＰ、１０
１はＰＭＯＳ論理回路であり、入力信号ＩＮに応答して
ＮＰＮＱ₁のベース電流をオン又はオフに制御する。１
０２はＰＮＰＱ₂のベースと基準電位間に接続されたＮ
ＭＯＳ論理回路であり、入力信号ＩＮに応答してＰＮＰ
Ｑ₂のベース電流をオン又はオフに制御する。さらに、
１０３は出力ＯＵＴと基準電位間に接続されたＮＭＯＳ
論理回路であり、入力信号ＩＮに応答して、ＰＮＰＱ₂
と共に出力ＯＵＴを“０”にスイッチする役目を担う。

【００４６】次に、本実施例の動作を説明する。いま、
入力信号ＩＮが“１”レベルから“０”レベルにスイッ
チした場合を考える。このとき、ＮＭＯＳ論理回路１０
２，１０３はオフになり、ＰＮＰＱ₂もオフになる。一
方、ＰＭＯＳ論理回路101がオンになり、ＮＰＮＱ₁に
ベース電流を流すため、ＮＰＮＱ₁がオンになり、出力
ＯＵＴは“１”レベルにスイッチする。

【００４７】次に入力信号が“０”レベルから“１”レ
ベルにスイッチした場合を考える。このとき、ＰＭＯＳ
論理回路１０１がオフになり、ＮＰＮＱ₁もオフにな
る。一方、ＮＭＯＳ論理回路１０２，１０３が共にオン
になり、ＰＮＰＱ₂もオンになる。その結果、出力ＯＵ
Ｔは“０”レベルにスイッチする。

【００４８】ここで、本実施例の特徴は出力ＯＵＴを
“１”から“０”レベルにスイッチするとき、ＰＮＰＱ
₂とＮＭＯＳ論理回路１０３がそれぞれの特徴を活かし
てその役割を分担することである。その結果、本実施例
によれば、従来のＰＮＰＱ₂だけによるプルダウンに比
べてより高速に、より強力にプルダウンすることが可能
になる。

【００４９】図１１は本発明の第１０の実施例である。
図において、１１１はドレイン，ゲート，ソースが夫々
出力ＯＵＴ，入力ＩＮ，基準電位に接続されたＮＭＯＳ
であり、図１０のＮＭＯＳ論理回路１０３に相当し、そ
の他の回路要素及び論理回路としての機能は図２の実施
例と同じである。本実施例を含む以下の実施例では出力
のプルダウンをＮＭＯＳで駆動されるＰＮＰとＮＭＯＳ
論理回路両方で行うことにより高速化を実現するもので
あるため、以下の説明では出力プルダウン時の動作につ
いてのみ説明する。

【００５０】いま、入力ＩＮが“０”から“１”レベル
にスイッチする場合を考える。入力ＩＮが、NMOS23と１
１１のＶthよりも高くなるとNMOS23と１１１の両方が導
通し始め、まず、出力ＯＵＴからNMOS111 を通ってプル
ダウン電流が流れる。一方、NMOS23のドレイン電流によ
りＰＮＰＱ₂のベース電位は下がり始めるが、ベース電
位がＰＮＰＱ₂のエミッタ電位よりＶ_BEだけ下がらない
というＰＮＰはオンしない。したがって、NMOS111によ
るプルダウン電流よりも遅れてＰＮＰＱ₂によるプルダ
ウン電流が流れる。別の見方をすれなNMOS111 によるプ
ルダウン電流によって、従来のＰＮＰだけによるプルダ
ウンより先行してプルダウン電流が流れるため、プルダ
ウンの高速化が図られることになる。

【００５１】また、ＰＮＰＱ₂のターン，オンの速度は
ｆ_Tに依存するが、一般にＰＮＰはＮＰＮに比べて約１
／３からそれ以下のｆ_Tのものしか実現できないことか
ら、従来の回路ではＮＰＮによるプルアップの速度に比
べてＰＮＰにするプルダウンの速度の低さが顕著であ
り、ＰＮＰの性能によって論理回路のスイッチング性能
が律速されることになる。

【００５２】図２８（ａ)，(ｂ）はＮＭＯＳとＰＮＰの
プルダウン電流の時間応答を示したものである。図示の
ように、時間ｔ₀で入力ＩＮが“０”から“１”レベル
にスイッチしたとき、ＮＭＯＳによるプルダウン電流は
時間ｔ₁から流れ始め、時間ｔ₄まで流れる。一方、Ｐ
ＮＰによるプルダウン電流はそれより遅れて時間ｔ₂か
ら流し始め、時間ｔ₃まで流れる。これより、プルダウ
ン電流は時間ｔ₁からｔ₂までがＮＭＯＳだけに流れ、
時間ｔ₂からｔ₃までがＮＭＯＳとＰＮＰの両方に流
れ、ｔ₃からｔ₄ではＮＭＯＳだけに流れる。なお、Ｐ
ＮＰのプルダウン電流が時間ｔ₃で流れなくなるのはプ
ルダウンによって出力ＯＵＴのレベルが下がり、ＰＮＰ
のエミッタ・ベース間電位が約０.７Ｖまで下がるため
である。

【００５３】この図で明らかなように、本発明によると
ＮＭＯＳによるプルダウン電流がＰＮＰによるプルダウ
ン電流に先行して流れるため、ＰＮＰの性能によって律
速されるプルダウンの性能限界を打ち破ることができ
る。また、別の効果としてＰＮＰがプルダウン電流を流
す期間はＮＭＯＳも同時にプルダウン電流を流すため、
ＰＮＰ単独の場合より強力な駆動能力を得ることができ
る。さらに、別の効果として、出力の“０”レベルはＮ
ＭＯＳの作用により基準電位まで下げることができる。

【００５４】図１２に本発明の第１１の実施例を示す。
図において、１２１はドレイン，ゲート，ソースが夫々
出力ＯＵＴ，入力ＩＮ，基準電位に接続されたＮＭＯＳ
であり、その他の回路要素及び論理回路としての機能，
特徴は図４の実施例と同じである。

【００５５】本実施例によると図１１の説明と同様に出
力ＯＵＴのプルダウンがNMOS121 とＰＮＰＱ₂の両方で
実行されるため、従来に比べて高速レスポンス，高駆動
能力の論理回路を実現できる。

【００５６】図１３に本発明の第１２の実施例を示す。
図において、１３１はドレイン，ゲート，ソースが夫々
出力ＯＵＴ，入力ＩＮ，基準電位に接続されたＮＭＯＳ
であり、その他の回路要素及び論理回路としての機能，
特徴は図５の実施例と同じである。

【００５７】本実施例によると図１１の説明と同様に出
力ＯＵＴのプルダウンがNMOS131 とＰＮＰＱ₂の両方で
実行されるため、従来に比べて高速レスポンス，高駆動
能力の論理回路を実現できる。

【００５８】図１４に本発明の第１３の実施例を示す。
図において、１４１はドレイン，ゲート，ソースが夫
々、出力ＯＵＴ，入力ＩＮ，基準電位に接続されたＮＭ
ＯＳであり、その他の回路要素及び論理回路としての機
能，特徴は図６の実施例と同じである。本実施例による
と図１１の説明と同様に出力ＯＵＴのプルダウンがNMOS
141 とＰＮＰＱ₂の両方で実行されるため、従来に比べ
て高速レスポンス，高駆動能力の論理回路を実現でき
る。

【００５９】図１５に本発明の第１４の実施例を示す。
図において、１５１はドレイン，ゲート，ソースが夫々
出力ＯＵＴ，入力ＩＮ，基準電位に接続されたＮＭＯＳ
であり、その他の回路要素及び論理回路としての機能，
特徴は図７の実施例と同じである。

【００６０】本実施例によると図１１の説明と同様に、
出力ＯＵＴのプルダウンがNMOS151とＰＮＰＱ₂の両方
で実行されるため、従来に比べて高速レスポンス，高駆
動能力の論理回路を実現できる。

【００６１】図１６に本発明の第１５の実施例を示す。
図において、１６１はドレイン，ゲート，ソースが夫々
出力ＯＵＴ，入力ＩＮ，基準電位に接続されたＮＭＯ
Ｓ、１６２は出力ＯＵＴとＰＮＰＱ₂のベース間に接続
された抵抗であり、ＰＮＰＱ₂がオフの時、エミッタと
ベース間を同電位にする働きを持つ。

【００６２】本実施例も図１１〜図１５の実施例と同様
に、出力ＯＵＴのプルダウンがNMOS161 とＰＮＰＱ₂の
両方で実行されるため、従来に比べて高速レスポンス，
高駆動能力の論理回路を実現できる。

【００６３】図１７は本発明の第１６の実施例を示す。
図において、１７１はドレイン，ゲート，ソースが夫々
出力ＯＵＴ，入力ＩＮ，基準電位に接続されたＮＭＯＳ
であり、その他の回路要素及び論理回路の機能，特徴は
図８の実施例と同じである。本実施例によると図１１の
説明と同様に出力ＯＵＴのプルダウンがNMOS161，ＰＮ
ＰＱ₂の両方で行われるため、高速レスポンス，高駆動
能力の論理回路を実現できる。

【００６４】図１８に本発明の第１７の実施例を示す。
図において、１９１はドレイン，ゲート，ソースが夫々
に出力ＯＵＴ，入力ＩＮ，基準電位に接続されたＮＭＯ
Ｓであり、その他の回路要素及び論理回路としての機
能，特徴は図９の実施例と同じである。

【００６５】本実施例によると、図１１の説明と同様
に、出力ＯＵＴのプルダウンがNMOS191 とＰＮＰＱ₂の
両方で実行されるため、高速レスポンス，高駆動能力の
論理回路を実現できる。

【００６６】図１９は本発明の第１８の実施例である複
合トランジスタ回路を示す。この回路は図５からPMOS4
4，NMOS24，PNPQ₂を抜き出したものであり、その動作
は次のようである。いま、入力ＩＮが“１”から“０”
レベルにスイッチした場合、NMOS24がオフになり、ＰＮ
ＰＱ₂もオフになる。一方、PMOS44がオンになり、ＰＮ
ＰＱ₂のエミッタ，ベース間を短絡させる。次に、入力
ＩＮが“０”から“１”レベルにスイッチした場合、PM
OS44はオフになる。一方、NMOS24がオンになり、ＰＮＰ
Ｑ₂もオンになる。

【００６７】したがって、本実施例は高入力インピーダ
ンス，低オン抵抗のスイッチとして作用し、電子回路の
コンポーネントとして種々の応用が可能である。

【００６８】図２０は本発明の第１９の実施例である複
合トランジスタ回路を示す。この回路は図６からNMOS5
4，23，PNPQ₂を抜き出したものであり、その動作は次
のようである。いま、入力ＩＮが“１”から“０”レベ
ルにスイッチした場合、NMOS23がオフになり、ＰＮＰＱ
₂もオフになる。このとき、NMOS54はダイオード接続に
なっているため、ＰＮＰＱ₂のベースをエミッタよりＶ
thだけ低い電位にプリチャージし、ＰＮＰＱ₂のオフを
確実なものとする。

【００６９】したがって、本実施例は高入力インピーダ
ンス，低オン抵抗のスイッチとして作用し、電子回路の
コンポーネントとして種々の応用が可能である。

【００７０】図２１は本発明の第２０の実施例を示す複
合トランジスタ回路を示す。この回路は図７からPMOS6
4，NMOS23，PNPQ₂を抜き出したものであり、その動作
は次のようである。いま、入力ＩＮが“１”から“０”
レベルにスイッチした場合、NMOS23がオフになり、ＰＮ
ＰＱ₂もオフになる。このとき、PMOS64はダイオード接
続になっているため、ＰＮＰＱ₂のベースをエミッタよ
りＶthだけ低い電位にプリチャージし、ＰＮＰＱ₂のオ
フを確実なものとする。

【００７１】したがって、本実施例は高入力インピーダ
ンス，低オン抵抗のスイッチとして作用し、電子回路の
コンポーネントとして種々の応用が可能である。

【００７２】図２２は本発明の第２１の実施例を示す複
合トランジスタ回路を示す。この回路は図８の実施例か
らNMOS74，23，PMOS75，PNPQ₂を抜き出したものであ
り、その動作は次のようである。いま、入力ＩＮが
“１”から“０”レベルにスイッチした場合、NMOS23が
オフになり、ＰＮＰＱ₂もオフになる。このとき、NMOS
74とPMOS75はPNPQ₂のベースをエミッタよりＶthだけ低
いレベルにプリチャージし、ＰＮＰＱ₂のオフを確実な
ものとする。

【００７３】したがって、本実施例は高入力インピーダ
ンス，低オン抵抗のスイッチとして作用し、電子回路の
コンポーネントとして種々の応用が可能である。

【００７４】図２３は本発明の第２２の実施例で示す複
合トランジスタ回路である。この回路は図１１の実施例
からNMOS23，111，PNPQ₂を抜き出したものであり、その
動作は次のようである。いま、入力が“１”から“０”
レベルにスイッチした場合、NMOS23，111 が共にオフに
なり、ＰＮＰＱ₂もオフになる。一方、入力ＩＮが
“０”から“１”レベルにスイッチした場合、NMOS23，
111 が共にオンになり、ＰＮＰＱ₂もオンになる。

【００７５】したがって、本実施例は高入力インピーダ
ンス，低オン抵抗のスイッチとして作用し、電子回路の
コンポーネントとして種々の応用が可能である。

【００７６】図２４に本発明の第２３の実施例を示す複
合トランジスタ回路である。この回路は図１３の実施例
からPMOS44，NMOS23，NMOS131 ，PNPQ₂を抜き出したも
のであり、その動作は次のとおりである。いま、入力Ｉ
Ｎが“１”から“０”レベルにスイッチした場合、NMOS
23，131がオフになり、ＰＮＰＱ₂もオフになる。このと
き、PMOS44がオンになり、ＰＮＰＱ₂のエミッタ，ベー
ス間を短絡してPNPQ₂のオフを確実なものとする。一
方、入力ＩＮが“０”から“１”レベルにスイッチした
とき、PMOS44がオフになりNMOS23，111 がオンになる。

【００７７】したがって、本実施例は高入力インピーダ
ンス，低オン抵抗のスイッチとして作用し、電子回路の
コンポーネントとして種々の応用が可能である。

【００７８】図２５は本発明の第２４の実施例を示す複
合トランジスタ回路である。この回路は図１４の実施例
からPMOS54，NMOS23，141 ，PNPQ₂を抜き出したもので
あり、その動作は次のようである。いま、入力ＩＮが
“１”から“０”レベルにスイッチした場合、NMOS23，
141 がオフになり、ＰＮＰＱ₂もオフになる。このと
き、PMOS54はダイオード接続されているためＰＮＰＱ₂
のベースをエミッタよりＶthだけ低いレベルにプリチャ
ージし、ＰＮＰＱ₂のオフを確実なものにする。一方、
入力ＩＮが“０”から“１”レベルにスイッチするとNM
OS23，141 が共にオンになりＰＮＰＱ₂もオンになる。

【００７９】したがって、本実施例は高入力インピーダ
ンス，低オン抵抗のスイッチとして作用し、電子回路の
コンポーネントとして種々の応用が可能である。

【００８０】図２６は本発明の第２５の実施例を示す複
合トランジスタ回路である。この回路は図１５の実施例
からPMOS64，NMOS23，151 ，PNPQ₂を抜き出したもので
あり、その動作は次のようである。いま、入力ＩＮが
“１”から“０”レベルにスイッチした場合、NMOS23，
151 が共にオフになり、ＰＮＰＱ₂もオフになる。この
とき、PMOS64はダイオード接続されているため、ＰＮＰ
Ｑ₂のベースをエミッタよりＶthだけ低いレベルにプリ
チャージし、ＰＮＰＱ₂のオフを確実なものとする。一
方、入力ＩＮが“０”から“１”レベルにスイッチした
場合、NMOS23，１５１が共にオンになり、ＰＮＰＱ₂も
オンになる。

【００８１】したがって、本実施例は高入力インピーダ
ンス，低オン抵抗のスイッチとして作用し、電子回路の
コンポーネントとして種々の応用が可能である。

【００８２】図２７は本発明の第２６の実施例を示す場
合トランジスタ回路である。この回路は、図１６の実施
例から抵抗162，NMOS23，101，PNPQ₂を抜き出したもの
であり、その動作は次のようである。いま、入力ＩＮが
“１”から“０”レベルにスイッチしたとき、NMOS23，
161 が共にオフになり、ＰＮＰＱ₂もオフになる。この
とき、抵抗１６２はＰＮＰＱ₂のベースをエミッタと同
電位までプリチャージし、ＰＮＰＱ₂のオフを確実なも
のにする。

【００８３】一方、入力ＩＮが“０”から“１”レベル
にスイッチするとNMOS23，161 が共にオンになり、ＰＮ
ＰＱ₂もオンになる。

【００８４】したがって、本実施例は、高入力インピー
ダンス，低オン抵抗のスイッチとして作用し、電子回路
のコンポーネントとして種々の応用が可能である。

【００８５】図２９は本発明によるバイポーラトランジ
スタとＭＯＳトランジスタの複合回路をマイクロプロセ
ッサの主要部に適用した例を示す。

【００８６】図において、３４０はマイクロプロセッサ
であり、単一又は複数の半導体チップ上に形成される。

【００８７】３４１はクロック分配器であり、基準クロ
ックＣＬＫを図中斜線で示すドライバを介してその出力
３５１_〜1〜３５１_〜nを複数の機能回路ブロックに分配
する。

【００８８】３４２はプログラムカウンタであり、命令
を読出すためのアドレス３５２を出力する。３４３は命
令キャッシュであり、プログラムカウンタの出力３５２
で指定されたアドレスの命令を読出し、斜線部の出力ド
ライバを介して出力する。

【００８９】３４４は命令制御部であり、命令データを
解釈して、演算器を制御するための信号３５４や、レジ
スタファイルの動作を制御する信号３５５、その他の制
御信号を斜線部のドライバを介して出力する。

【００９０】３４５は演算器であり、バス３５６から演
算を受取り、加減算やシフト演算などを実行し、斜線部
のドライバを介して結果をバス３５７に出力する。

【００９１】３４６はレジスタファイルであり、演算結
果のデータをバス３５７から受取って記憶し、必要に応
じて斜線部のドライバを介してバス３５６に読出す。

【００９２】３４７はデータキャッシュであり、演算用
の入力データ，演算結果の出力データが記憶される。

【００９３】データキャッシュ３４７の読出しデータは
斜線部のドライバからバス３５９を経てバス３５６に結
合され、演算器３４５の入力データになる。

【００９４】３４８は入出力制御部であり、データキャ
ッシュの出力の外部バス３５８へ読出しや、外部バス３
５８からのデータの命令キャッシュ３４３やデータキャ
ッシュ３４７への書込みなどを実行する。

【００９５】ここで、各機能ブロックの斜線部で示した
出力ドライバは２〜３ｐＦ前後から１０ｐＦ前後の重負
荷を高速に駆動するために設けられており、出力のプル
アップをＮＰＮ，プルダウンをＰＮＰで行う図１から図
８に示した回路又は出力のプルアップをＮＰＮ，プルダ
ウンをＰＮＰとＮＭＯＳの両方で行う図１０から図１７
の回路が用いられる。

【００９６】なお、３４９はマイクロプロセッサ３４０
に電力を供給する電源であり、斜線部の出力ドライバー
の高速性を維持するため、３.５Ｖ〜２.５Ｖ近傍の電源
電圧を用いる。

【００９７】これらにより、演算速度向上のボトルネッ
クの一つになっている重負荷信号のプルアップ，プルダ
ウンの両方を高速に行うことができるため、マイクロプ
ロセッサのマシンサイクルの短縮に効果が大である。

【００９８】また、本発明のマイクロプロセッサは３.
５Ｖ〜２.５Ｖ近傍の低電圧電源で動作させることがで
きるため、次世代の超高速，超高集マイクロプロセッサ
実現上のもう一つのボトルネックである消費電力も大幅
に低減できる効果がある。

【００９９】この他、本発明にかかるバイポーラトラン
ジスタとＭＯＳトランジスタの複合回路はマイクロプロ
セッサに限らず、各種半導体集積回路装置（例えば、メ
モリ等）、システムに広く適用可能である。

【０１００】

【発明の効果】以上の説明で明らかなように、本発明に
よるコンプリメンタリーエミッタフォロワ型BiCMOS論理
回路はプルアップ用のＮＰＮトランジスタとプルアップ
用PNPトランジスタをＣＭＳＯ論理回路とＮＭＯＳ論理
回路で独立に駆動する構成としたことにより、入力信号
の変化に対して高速に応答できるため、高速スイッチン
グ特性が得られるという効果がある。また、拡張された
本発明によるとプルダウン用ＮＭＯＳ論理回路が、プル
ダウン用ＰＮＰトランジスタに先行して動作するため、
ＰＮＰトランジスタのスイッチング性能を越えた高速ス
イッチング性能が得られるという効果がある。

【０１０１】さらに、また、本発明で開示したバイポー
ラトランジスタとＭＯＳトランジスタの複合トランジス
タ回路は高入力インピーダンス，低オン抵抗の特徴を持
つスイッチ回路として広汎な応用が期待できるものであ
る。

【図面の簡単な説明】

【図１】本発明の実施例を示す図である。

【図２】本発明の実施例を示す図である。

【図３】図２の実施例のデバイス断面構造を示す図であ
る。

【図４】本発明の実施例を示す図である。

【図５】本発明の実施例を示す図である。

【図６】本発明の実施例を示す図である。

【図７】本発明の実施例を示す図である。

【図８】本発明の実施例を示す図である。

【図９】本発明の実施例を示す図である。

【図１０】本発明の実施例を示す図である。

【図１１】本発明の実施例を示す図である。

【図１２】本発明の実施例を示す図である。

【図１３】本発明の実施例を示す図である。

【図１４】本発明の実施例を示す図である。

【図１５】本発明の実施例を示す図である。

【図１６】本発明の実施例を示す図である。

【図１７】本発明の実施例を示す図である。

【図１８】本発明の実施例を示す図である。

【図１９】本発明の実施例を示す図である。

【図２０】本発明の実施例を示す図である。

【図２１】本発明の実施例を示す図である。

【図２２】本発明の実施例を示す図である。

【図２３】本発明の実施例を示す図である。

【図２４】本発明の実施例を示す図である。

【図２５】本発明の実施例を示す図である。

【図２６】本発明の実施例を示す図である。

【図２７】本発明の実施例を示す図である。

【図２８】プルダウン電流の時間応答を示す図である。

【図２９】本発明によるバイポーラトランジスタとＭＯ
Ｓトランジスタの複合回路をマイクロプロセッサに適用
した図である。

【図３０】従来のバイポーラトランジスタとＭＯＳトラ
ンジスタの複合回路を示す図である。

【図３１】従来のバイポーラトランジスタとＭＯＳトラ
ンジスタの複合回路を示す図である。

【図３２】従来のバイポーラトランジスタとＭＯＳトラ
ンジスタの複合回路を示す図である。

【図３３】従来のバイポーラトランジスタとＭＯＳトラ
ンジスタの複合回路を示す図である。

【符号の説明】

１１…ＣＭＯＳ論理回路、１２…ＮＭＯＳ論理回路、１
３…ベースプリチャージ回路、Ｑ₁…ＮＰＮトランジス
タ、Ｑ₂…ＰＮＰトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者森和孝東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (56)参考文献特開昭63−287051（ＪＰ，Ａ) 特開昭62−219555（ＪＰ，Ａ) 特開平１−205459（ＪＰ，Ａ) 特開平３−27567（ＪＰ，Ａ) 特開昭61−276359（ＪＰ，Ａ) 特開昭62−9663（ＪＰ，Ａ) 特開昭63−161658（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8249 H01L 27/06 H01L 29/72

Claims

(57)【特許請求の範囲】

【請求項１】Ｐ型の半導体基板に、ＰＮＰバイポーラト
ランジスタと、ＮＭＯＳトランジスタと、を備え、前記
半導体基板に形成されるＮ型半導体層にＰＭＯＳトラン
ジスタを備え、前記ＰＮＰトランジスタのコレクタが、他のＮ型半導体
層により、前記半導体基板と分離され、前記Ｎ型半導体層と前記他のＮ型半導体層の電位を電源
の電位とし、前記半導体基板の電位を基準電位とするこ
とを特徴とする半導体集積回路装置。
【請求項２】請求項１において、前記ＮＭＯＳトランジ
スタのチャネル部分が前記半導体基板の表面であること
を特徴とする半導体集積回路装置。