JPH04196920A - 半導体回路 - Google Patents
半導体回路Info
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- JPH04196920A JPH04196920A JP2327915A JP32791590A JPH04196920A JP H04196920 A JPH04196920 A JP H04196920A JP 2327915 A JP2327915 A JP 2327915A JP 32791590 A JP32791590 A JP 32791590A JP H04196920 A JPH04196920 A JP H04196920A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000000872 buffer Substances 0.000 abstract description 9
- 230000001133 acceleration Effects 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕−
本発明は半導体回路に関し、特にＢｉＣＭＱＳ論理回路
に関する。
に関する。
従来提案されているＢｉＣＭＯＳ論理回路は、ＮＯＲ系
、ＮＡＮＤ系等で入力信号の論理積・論理和の反転信号
を出力する回路であり、ＯＲ系。
、ＮＡＮＤ系等で入力信号の論理積・論理和の反転信号
を出力する回路であり、ＯＲ系。
ＡＮＤ系等の論理出力が必要である場合には第４図に示
すようにＣＭＯＳ論理回路４０１で反転論理信号出力を
つくり、これをＢ１ＣＭＯＳのインバータ回路５０１に
入力してＢｉＣＭＯＳ回路５０１の圧力として正転信号
を得ていた。
すようにＣＭＯＳ論理回路４０１で反転論理信号出力を
つくり、これをＢ１ＣＭＯＳのインバータ回路５０１に
入力してＢｉＣＭＯＳ回路５０１の圧力として正転信号
を得ていた。
第４図において、入力Ａ、Ｂ、Ｃに対して、ＣＭＯＳ論
理回路４０１の出力はＡ−Ｂ＋Ｃとなり、Ｂ１ＣＭＯＳ
インバータ５０２てこれをもう一度反転することにより
Ａ−Ｂ−１−Ｃを出力として得るわけである。
理回路４０１の出力はＡ−Ｂ＋Ｃとなり、Ｂ１ＣＭＯＳ
インバータ５０２てこれをもう一度反転することにより
Ａ−Ｂ−１−Ｃを出力として得るわけである。
また、集積回路の設計時には、負荷配線長の見積りの誤
りなどで論理回路の駆動能力不足が生し、太容曾を高速
に駆動できるバッファ回路を論理回路の出力と負荷配線
の間に挿入設置する場合が生じるが、このバッファ回路
もＢｉＣＭＯＳ回路では入力と圧力が同相の回路がない
ため、ＣＭＯＳインバータとＢｉＣＭ○Ｓインバータを
直列接続してバッファ回路としていた。
りなどで論理回路の駆動能力不足が生し、太容曾を高速
に駆動できるバッファ回路を論理回路の出力と負荷配線
の間に挿入設置する場合が生じるが、このバッファ回路
もＢｉＣＭＯＳ回路では入力と圧力が同相の回路がない
ため、ＣＭＯＳインバータとＢｉＣＭ○Ｓインバータを
直列接続してバッファ回路としていた。
〔発明が解決しようとする課題〕
上述した従来回路によるＡＮＤ系（あるいはＯＲ系）論
理の実現法においては、ＮＡＮＤ系（あるいはＮＯＲ系
）の論理をさらに反転するという２段階を必要とするた
め論理ゲート段数が増加し、スイッチングの高速化が明
害されるという問題点があり、また、同相のバッファ回
路をＣＭＯＳインバータ＋Ｂ１ＣＭＯＳインバータで構
成する場合にも同様に論理ゲート段数の増加による高速
化の阻害が生じるという問題点があった。
理の実現法においては、ＮＡＮＤ系（あるいはＮＯＲ系
）の論理をさらに反転するという２段階を必要とするた
め論理ゲート段数が増加し、スイッチングの高速化が明
害されるという問題点があり、また、同相のバッファ回
路をＣＭＯＳインバータ＋Ｂ１ＣＭＯＳインバータで構
成する場合にも同様に論理ゲート段数の増加による高速
化の阻害が生じるという問題点があった。
本発明は、この問題点を解決するために、同相のバッフ
ァおよびＡＮＤ （ＯＲ系）の論理を実現することがで
きるＢｉＣＭＯＳ回路を提供することを目的としている
。
ァおよびＡＮＤ （ＯＲ系）の論理を実現することがで
きるＢｉＣＭＯＳ回路を提供することを目的としている
。
ご課題を解決するための手段〕
本発明の半導体回路は、ＣＭＯＳ論理回路と、このＮチ
ャネルＭＯ８部と同一接続構成のＮＭＯＳ論理部論理−
トをＣＭＯＳ論理回路の出力点に接続された第１のＮチ
ャネルＭＯ３ＦＥＴが電源と接地間に直列接続されてそ
の接続点を出力点とする部分回路と、ソースが電源にド
レインが部分回路の出力点に接続され、ゲートがＣＭＯ
Ｓ論理回路の出力点に接続されたＰチャネルＭＯ３ＦＥ
Ｔと、コレクタが電源に接続され、ベースか部分回路の
出力点に接続されたＮＰＮバイポーラトランジスタと、
トレインが前記ＮＰＮバイポーラトランジスタのエミッ
タと接続されるとともに出力端子となり、ゲートがＣＭ
ＯＳ論理回路の出力点と接続され、ソースが接地された
第２のＮチャネルＭＯ３ＦＥＴとを備えている。
ャネルＭＯ８部と同一接続構成のＮＭＯＳ論理部論理−
トをＣＭＯＳ論理回路の出力点に接続された第１のＮチ
ャネルＭＯ３ＦＥＴが電源と接地間に直列接続されてそ
の接続点を出力点とする部分回路と、ソースが電源にド
レインが部分回路の出力点に接続され、ゲートがＣＭＯ
Ｓ論理回路の出力点に接続されたＰチャネルＭＯ３ＦＥ
Ｔと、コレクタが電源に接続され、ベースか部分回路の
出力点に接続されたＮＰＮバイポーラトランジスタと、
トレインが前記ＮＰＮバイポーラトランジスタのエミッ
タと接続されるとともに出力端子となり、ゲートがＣＭ
ＯＳ論理回路の出力点と接続され、ソースが接地された
第２のＮチャネルＭＯ３ＦＥＴとを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例である同相バッファ回路
図である。ＰチャネルＭＯ３ＦＥＴ （以下ＰＭＯ３と
略す）１０７とＮ ＋−？ネルＭＯ３ＦＥＴ（以下ＮＭ
Ｏ３と略す）、１０８で構成すルＣＭＯＳ論理回路１０
１は入カニに対して反転出力を発生する回路であり、ｃ
Ｍｏｓｍ理回路１ｏ１の出力は、ドレインが出力端子０
に接続され、ソースが接地されたＮＭＯＳ１０６のゲー
トとドレインがＮＭＯＳ論理部論理部上０３されソース
が接地されたＮＭＯ３１１０のケートとトレインが部分
回路１０２の出力点に接続され、ソースが電源に接続さ
れたＰＭＯ８１０４のゲートに接続されたＰＭＯ３１０
４のゲートに接続されている。
図である。ＰチャネルＭＯ３ＦＥＴ （以下ＰＭＯ３と
略す）１０７とＮ ＋−？ネルＭＯ３ＦＥＴ（以下ＮＭ
Ｏ３と略す）、１０８で構成すルＣＭＯＳ論理回路１０
１は入カニに対して反転出力を発生する回路であり、ｃ
Ｍｏｓｍ理回路１ｏ１の出力は、ドレインが出力端子０
に接続され、ソースが接地されたＮＭＯＳ１０６のゲー
トとドレインがＮＭＯＳ論理部論理部上０３されソース
が接地されたＮＭＯ３１１０のケートとトレインが部分
回路１０２の出力点に接続され、ソースが電源に接続さ
れたＰＭＯ８１０４のゲートに接続されたＰＭＯ３１０
４のゲートに接続されている。
また、ＮＭＯ３論理部１０３を構成するＮＭＯＳ１０９
とＮＭＯ３１１０から成る部分回路１０２は入カニに対
して同相の出力を発生する回路で出力点はコレクタが電
源ＶＤＤにエミッタが出力端子０に接続されたＮＰＮバ
イポーラトランジスタ１０５０ベースに接続されている
。入力■が１から０に変化する場合には、ＰＭＯ８１０
７が導通し、ＮＭＯＳ１０８が非導通となるのでＣＭＯ
Ｓ論理回路１０８の出力点は接地電位がらＶＤＤの電位
まで上昇し、ＮＭＯ３１０’６を非導通がら導通へと変
化させる。一方、ＮＭＯＳ１０９は入力■が０レベルと
なるので非導通となり、またＮＭＯ３１１（ＩｌｌＩＣ
ＭＯＳ論理回路１０１の出力点とゲートが接続されてい
るため、部分回路１０２の出力点の電位は接地電位に向
けて下降する。またＰＭＯ８１０４はゲートがＣＭＯＳ
論理回路１０１の出力点と接続されているため非導通と
なり、ＮＰＮバイポーラトランジスタ１０５のベース電
位が下降するため、ＮＰＮバイポーラトランジスタ１０
５は非導通となり出力点Ｏの電位は接地電位に向けて下
降し、０レベルを圧力する。逆に入力■が０から１に変
化する場合には、ＰＭＯ８１０７は非導通となり８ＭＯ
８１０８が導通となるのでＣＭＯＳ論理回路１０１の出
力点の電位は接地電位に向かって下降し、ＮＭＯ３１０
６を非導通へと導く。また入力■がルベルになることに
より、８ＭＯ８１０９が先ず導通し、部分回路１０２の
出力点の電位はＮＭＯＳ１０９とＮＭＯＳＩＩＯの導通
時抵抗比で定められる電位に向かって上昇を開始するが
、ＣＭＯＳ論理回路１０１のスイッチングに伴って８Ｍ
Ｏ８１１０及びＰＭＯ８１０４のそれぞれのケート％Ｅ
位が下降するのでＮＭＯＳ１１０は急速に非導通になり
、ＰＭＯ８１０４は急速に導通状態に移るため、部分回
路１０２の出力点の電位、即ちＮＰＮバイポーラトラン
ジスタ１０５のベース電位は急速にＶＤＤの電位に向か
って上昇し、ＮＰＮバイポーラトランジスタ１０５が導
通し、圧力端子Ｏの電位はＶＤＤからＮＰＮバイポーラ
トランジスタ１０５０ベース・エミッタ間のピルトーイ
ン−ポテンシャル（ｂｕｉ−Ｉｔ−ｉｎ−ｐｏｔｅｎｔ
ｉａｌ） ＶＦ分低下した値に向かって上昇し、ルベル
となる。即ち、本実施例の回路によれば入力■が０レベ
ルの時に出力端子Ｏも０レベルとなり、入カニがルベル
の時に出力端子もルベルとなる入力と出力が同相のＢ１
ＣＭＯＳバッファ回路が実現でき、また入力端子から出
力端子までのゲート段数が従来と比較して少ない段数で
実現可能であるため高速動作が可能である。
とＮＭＯ３１１０から成る部分回路１０２は入カニに対
して同相の出力を発生する回路で出力点はコレクタが電
源ＶＤＤにエミッタが出力端子０に接続されたＮＰＮバ
イポーラトランジスタ１０５０ベースに接続されている
。入力■が１から０に変化する場合には、ＰＭＯ８１０
７が導通し、ＮＭＯＳ１０８が非導通となるのでＣＭＯ
Ｓ論理回路１０８の出力点は接地電位がらＶＤＤの電位
まで上昇し、ＮＭＯ３１０’６を非導通がら導通へと変
化させる。一方、ＮＭＯＳ１０９は入力■が０レベルと
なるので非導通となり、またＮＭＯ３１１（ＩｌｌＩＣ
ＭＯＳ論理回路１０１の出力点とゲートが接続されてい
るため、部分回路１０２の出力点の電位は接地電位に向
けて下降する。またＰＭＯ８１０４はゲートがＣＭＯＳ
論理回路１０１の出力点と接続されているため非導通と
なり、ＮＰＮバイポーラトランジスタ１０５のベース電
位が下降するため、ＮＰＮバイポーラトランジスタ１０
５は非導通となり出力点Ｏの電位は接地電位に向けて下
降し、０レベルを圧力する。逆に入力■が０から１に変
化する場合には、ＰＭＯ８１０７は非導通となり８ＭＯ
８１０８が導通となるのでＣＭＯＳ論理回路１０１の出
力点の電位は接地電位に向かって下降し、ＮＭＯ３１０
６を非導通へと導く。また入力■がルベルになることに
より、８ＭＯ８１０９が先ず導通し、部分回路１０２の
出力点の電位はＮＭＯＳ１０９とＮＭＯＳＩＩＯの導通
時抵抗比で定められる電位に向かって上昇を開始するが
、ＣＭＯＳ論理回路１０１のスイッチングに伴って８Ｍ
Ｏ８１１０及びＰＭＯ８１０４のそれぞれのケート％Ｅ
位が下降するのでＮＭＯＳ１１０は急速に非導通になり
、ＰＭＯ８１０４は急速に導通状態に移るため、部分回
路１０２の出力点の電位、即ちＮＰＮバイポーラトラン
ジスタ１０５のベース電位は急速にＶＤＤの電位に向か
って上昇し、ＮＰＮバイポーラトランジスタ１０５が導
通し、圧力端子Ｏの電位はＶＤＤからＮＰＮバイポーラ
トランジスタ１０５０ベース・エミッタ間のピルトーイ
ン−ポテンシャル（ｂｕｉ−Ｉｔ−ｉｎ−ｐｏｔｅｎｔ
ｉａｌ） ＶＦ分低下した値に向かって上昇し、ルベル
となる。即ち、本実施例の回路によれば入力■が０レベ
ルの時に出力端子Ｏも０レベルとなり、入カニがルベル
の時に出力端子もルベルとなる入力と出力が同相のＢ１
ＣＭＯＳバッファ回路が実現でき、また入力端子から出
力端子までのゲート段数が従来と比較して少ない段数で
実現可能であるため高速動作が可能である。
第２図は、本発明を入力Ａ、Ｂ、Ｃに対して０＝Ａ−Ｂ
＋Ｃとする論理回路に適用した第２の実施例である。本
実施例の場合はＣＭＯＳ論理回路１０１ａがＰＭＯ８２
０１，２０２，２０３とＮＭＯＳ２０４，２０５，２０
６で構成され、Ａ。
＋Ｃとする論理回路に適用した第２の実施例である。本
実施例の場合はＣＭＯＳ論理回路１０１ａがＰＭＯ８２
０１，２０２，２０３とＮＭＯＳ２０４，２０５，２０
６で構成され、Ａ。
Ｂ、Ｃの入力に対してＡ−Ｂ＋Ｃ＝１の時に出力点がＯ
レベルとなり、Ａ、Ｂ＋Ｃ＝Ｏの時に出力点がルベルと
なること、及び、ＮＭＯ３論理部１０３ａがＣＭＯＳ論
理回路１０１ａのＮＭＯＳ側の構成と同じく直列に接続
されたＮＭＯ３２０８及び２０９とこれと並列に接続さ
れたＮＭＯ５２０７で構成され、ＮＭＯ３論理部１０３
ａと８ＭＯ８１１０から成る部分回路がＡ −Ｂ十〇＝
０の時に出力点がＯレベルとなり、Ａ−Ｂ十〇＝１の
時に出力点がルベルとなる点が第１図の第１の実施例と
異なる点であり、他の構成は第１の実施例と同一である
。また動作に関しても第１の実施例とＣＭＯＳ論理回路
１０１を１０１ａに部分回路１０２を１０２ａに置き換
え、入力Ｉ＝Ｏを入力Ａ−Ｂ＋Ｃ＝Ｏと、入力Ｉ＝１を
入力Ａ−Ｂ＋Ｃ＝１と置き換えたものと同一である。即
ち、Ａ／−Ｅ＋Ｃ＝Ｏの時にはＮＭＯ３１０６が導通と
なりＮＰＮバイポーラトランジスタ１０５が非導通とな
るので出力端子Ｏのレベルは０レベルとなり、またＡ−
Ｂ十〇＝１（７）時ニハＮＭＯＳ １．０６が非導通と
なり、ＮＰＮバイポーラトランジスタ１０５が導通とな
るため出力端子Ｏのレベルはルベルとなるので０＝Ａ−
Ｂ＋Ｃの論理を実現することができる。本実施例におい
てもＡ−Ｂ十〇二〇からＡ−Ｂ＋Ｃ＝１に変わる時には
第１図の第１の実施例と同じく、部分回路の出力点は先
ずＮＭＯ３２０８とＮＭＯＳ２０９の直列回路か又はＮ
ＭＯＳ２０７の少なくとも一方を通して充電が開始され
、次にＣＭＯＳ論理回路１０１ａの出力変化に伴ってＰ
ＭＯ３１０４で急速に充電する構成・動作となっている
ので、第４図の従来例の回路では同一の論理を実現する
のに３段分の論理ゲート遅延が生じるのに対して本実施
例では２段分の論理ゲート遅延となり高速動作が可能で
ある。
レベルとなり、Ａ、Ｂ＋Ｃ＝Ｏの時に出力点がルベルと
なること、及び、ＮＭＯ３論理部１０３ａがＣＭＯＳ論
理回路１０１ａのＮＭＯＳ側の構成と同じく直列に接続
されたＮＭＯ３２０８及び２０９とこれと並列に接続さ
れたＮＭＯ５２０７で構成され、ＮＭＯ３論理部１０３
ａと８ＭＯ８１１０から成る部分回路がＡ −Ｂ十〇＝
０の時に出力点がＯレベルとなり、Ａ−Ｂ十〇＝１の
時に出力点がルベルとなる点が第１図の第１の実施例と
異なる点であり、他の構成は第１の実施例と同一である
。また動作に関しても第１の実施例とＣＭＯＳ論理回路
１０１を１０１ａに部分回路１０２を１０２ａに置き換
え、入力Ｉ＝Ｏを入力Ａ−Ｂ＋Ｃ＝Ｏと、入力Ｉ＝１を
入力Ａ−Ｂ＋Ｃ＝１と置き換えたものと同一である。即
ち、Ａ／−Ｅ＋Ｃ＝Ｏの時にはＮＭＯ３１０６が導通と
なりＮＰＮバイポーラトランジスタ１０５が非導通とな
るので出力端子Ｏのレベルは０レベルとなり、またＡ−
Ｂ十〇＝１（７）時ニハＮＭＯＳ １．０６が非導通と
なり、ＮＰＮバイポーラトランジスタ１０５が導通とな
るため出力端子Ｏのレベルはルベルとなるので０＝Ａ−
Ｂ＋Ｃの論理を実現することができる。本実施例におい
てもＡ−Ｂ十〇二〇からＡ−Ｂ＋Ｃ＝１に変わる時には
第１図の第１の実施例と同じく、部分回路の出力点は先
ずＮＭＯ３２０８とＮＭＯＳ２０９の直列回路か又はＮ
ＭＯＳ２０７の少なくとも一方を通して充電が開始され
、次にＣＭＯＳ論理回路１０１ａの出力変化に伴ってＰ
ＭＯ３１０４で急速に充電する構成・動作となっている
ので、第４図の従来例の回路では同一の論理を実現する
のに３段分の論理ゲート遅延が生じるのに対して本実施
例では２段分の論理ゲート遅延となり高速動作が可能で
ある。
第３図は本発明の第３の実施例の回路図であり、構成上
の第１図の第１の実施例との相違点はＮＭＯ３Ｉ”０９
ａが閾値電圧の小さい８ＭＯ８であること及び８ＭＯ８
１０９と同様に閾値電圧が小さくゲートとドレインが共
通接続されたＮＭＯ５３０１が部分回路１０２と接地間
に挿入されている点てあり、ＮＭＯ３論理部１０３を構
成するＮＭＯＳ１０９ａの閾値電圧を低い値に設定する
ことにより′入力Ｉが０から１に変化した時の部分回路
１０２の出力点の初期充電値を高い値とすることができ
、高速化に効果がある。一方、ＮＭＯＳ３０１の挿入に
より、入力■が０レベルの時に入カニの電位（接地電位
）に対してＮＭＯＳ１０９ａのソースの電位をＮＭＯＳ
３０１の閾値電圧針持ち上げておくことによりＮＭＯＳ
１０９ ａを非導通に保つことができる。ＮＭＯＳ
１０９ ａ 及ヒ３０１の閾値電圧としては上述の理由
から０．１〜０．４ｖ程度が望ましい。
の第１図の第１の実施例との相違点はＮＭＯ３Ｉ”０９
ａが閾値電圧の小さい８ＭＯ８であること及び８ＭＯ８
１０９と同様に閾値電圧が小さくゲートとドレインが共
通接続されたＮＭＯ５３０１が部分回路１０２と接地間
に挿入されている点てあり、ＮＭＯ３論理部１０３を構
成するＮＭＯＳ１０９ａの閾値電圧を低い値に設定する
ことにより′入力Ｉが０から１に変化した時の部分回路
１０２の出力点の初期充電値を高い値とすることができ
、高速化に効果がある。一方、ＮＭＯＳ３０１の挿入に
より、入力■が０レベルの時に入カニの電位（接地電位
）に対してＮＭＯＳ１０９ａのソースの電位をＮＭＯＳ
３０１の閾値電圧針持ち上げておくことによりＮＭＯＳ
１０９ ａを非導通に保つことができる。ＮＭＯＳ
１０９ ａ 及ヒ３０１の閾値電圧としては上述の理由
から０．１〜０．４ｖ程度が望ましい。
以上説明したように、本発明は、少ない論理ゲート段数
で同相バッファ回路、ＡＮＤ系論理回路、ＯＲ系論理回
路を構成することができるので高速に動作させることが
できるという効果を有する。
で同相バッファ回路、ＡＮＤ系論理回路、ＯＲ系論理回
路を構成することができるので高速に動作させることが
できるという効果を有する。
第１図は本発明の第１の実施例である入力と同相の出力
が得られるバッファ回路の回路図、第２図は本発明の第
２の実施例である論理回路の回路図、第３図は本発明の
第３の実施例の回路図、第４図は従来の回路構成を示す
回路図である。 １０１、 １０１ ａ、 ４０１−ＣＭＯＳ論理回路、
１０２． １０２ ａ・・・一部分回路、１０３゜１０
３ ａ −−−−ＮＭＯＳ論理部、１０４，１０７゜２
０１．２０２，２０３・・・・・・ＰＭＯ８，１０６゜
１０８．１０９，１１０．２ＯＬ、２０５，２０６゜２
０７．２０８，２０９＝−−ＮＭＯＳ，１０９ａ。 ３０１・・・・・・閾値電圧の低いＮＭＯＳ，１０５・
・・・・・ＮＰＮバイポーラトランンスタ、４０２・・
・・・Ｂ１ＣＭＯＳインバータ。 代理人 弁理士 内 原 音 ７０４．７０７−−−ｐｆｉ４０３ ７ｏ６ Ｊｏｇ、 １０兄甑・・・ＮＩ４０Ｓ′−／ン
ζダーーー／ビｌリヘク）イ）ｔｉ−ラＡクンプノ゛ズ
ク４０１−ＣＨＱＳ 紬スｒＪＤｋ ４０２−−−ＢＩＱｆｌＳ４＞ｉｓ”９メ４Ｂ
が得られるバッファ回路の回路図、第２図は本発明の第
２の実施例である論理回路の回路図、第３図は本発明の
第３の実施例の回路図、第４図は従来の回路構成を示す
回路図である。 １０１、 １０１ ａ、 ４０１−ＣＭＯＳ論理回路、
１０２． １０２ ａ・・・一部分回路、１０３゜１０
３ ａ −−−−ＮＭＯＳ論理部、１０４，１０７゜２
０１．２０２，２０３・・・・・・ＰＭＯ８，１０６゜
１０８．１０９，１１０．２ＯＬ、２０５，２０６゜２
０７．２０８，２０９＝−−ＮＭＯＳ，１０９ａ。 ３０１・・・・・・閾値電圧の低いＮＭＯＳ，１０５・
・・・・・ＮＰＮバイポーラトランンスタ、４０２・・
・・・Ｂ１ＣＭＯＳインバータ。 代理人 弁理士 内 原 音 ７０４．７０７−−−ｐｆｉ４０３ ７ｏ６ Ｊｏｇ、 １０兄甑・・・ＮＩ４０Ｓ′−／ン
ζダーーー／ビｌリヘク）イ）ｔｉ−ラＡクンプノ゛ズ
ク４０１−ＣＨＱＳ 紬スｒＪＤｋ ４０２−−−ＢＩＱｆｌＳ４＞ｉｓ”９メ４Ｂ
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳ論理回路と、前記ＣＭＯＳ論理回路のＮチ
ャネルＭＯＳ部と同一接続構成のＮＭＯＳ論理部とゲー
トを前記ＣＭＯＳ論理回路の出力点に接続された第１の
ＮチャネルＭＯＳＦＥＴが電源と接地間に直列接続され
てその接続点を出力点とする部分回路と、ソースが電源
にドレインが前記部分回路の出力点に接続されゲートが
前記ＣＭＯＳ論理回路の出力点に接続されたＰチャネル
ＭＯＳＦＥＴと、コレクタが電源に接続され、ベースが
前記部分回路の出力点に接続されたＮＰＮバイポーラト
ランジスタと、ドレインが前記ＮＰＮバイポーラトラン
ジスタのエミッタと接続されるとともに出力端子となり
ゲートが前記ＣＭＯＳ論理回路の出力点と接続され、ソ
ースが接地された第２のＮチャネルＭＯＳＦＥＴから成
ることを特徴とする半導体回路。 ２、第１のＮチャネルＭＯＳＦＥＴと接地間にドレイン
とソースを共通接続して第１のＮチャネルＭＯＳＦＥＴ
のソースと接続し、ソースを接地に接続した第３のＮチ
ャネルＭＯＳＦＥＴを設け、前記ＮチャネルＭＯＳ論理
部を構成するＮチャネルＭＯＳＦＥＴと前記第３のＮチ
ャネルＭＯＳＦＥＴの閾値電圧を、前記ＣＭＯＳ論理回
路のＮチャネルＭＯＳ部を構成するＮチャネルＭＯＳＦ
ＥＴ及び前記第２のＮチャネルＭＯＳＦＥＴの閾値電圧
より小さく設定したことを特徴とする請求項１記載の半
導体回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327915A JP2570492B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体回路 |
| EP19910120452 EP0488328A3 (en) | 1990-11-28 | 1991-11-28 | Bi-cmos type semiconductor logic circuit |
| KR1019910021488A KR950000352B1 (ko) | 1990-11-28 | 1991-11-28 | 반도체 논리회로 |
| US07/799,956 US5247214A (en) | 1990-11-28 | 1991-11-29 | Bi-cmos out buffer circuit for cmos logic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327915A JP2570492B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体回路 |
Publications (2)
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|---|---|
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| JP2570492B2 JP2570492B2 (ja) | 1997-01-08 |
Family
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Family Applications (1)
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|---|---|---|---|
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