JPS63311819A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS63311819A JPS63311819A JP62147112A JP14711287A JPS63311819A JP S63311819 A JPS63311819 A JP S63311819A JP 62147112 A JP62147112 A JP 62147112A JP 14711287 A JP14711287 A JP 14711287A JP S63311819 A JPS63311819 A JP S63311819A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- output terminal
- positive power
- mos transistor
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路で実現された出力回路に関す
るものである。
るものである。
従来の半導体集積回路における出力回路の一例を第２図
に示し説明する。
に示し説明する。
図において、Ｔは入力端子で、この入力端子７をインバ
ータ１０入力端に接続し、インバータ１の出力端をＰチ
ャンネル型ＭＯＳトランジスタ２のゲート電−とＮチャ
ンネル型ＭＯＳトランジスタ４のゲート電極に接続し、
Ｐチャンネル型ＭＯＳトランジスタ２のソース電極を正
電源５に、ドレイン電極を出力端子８にそれぞれ接続し
、ＮチャンネルＷＭＯＳトランジスタ４のソース電極を
負電源６に、ドレイン電極を出力端子８にそれぞれ接続
するように構成されている。
ータ１０入力端に接続し、インバータ１の出力端をＰチ
ャンネル型ＭＯＳトランジスタ２のゲート電−とＮチャ
ンネル型ＭＯＳトランジスタ４のゲート電極に接続し、
Ｐチャンネル型ＭＯＳトランジスタ２のソース電極を正
電源５に、ドレイン電極を出力端子８にそれぞれ接続し
、ＮチャンネルＷＭＯＳトランジスタ４のソース電極を
負電源６に、ドレイン電極を出力端子８にそれぞれ接続
するように構成されている。
上述した従来の出力回路では、出力端子の電位は入力信
号によって、負電源電位から正電源電位まで変化し、こ
のときの伝搬遅延時間はＰチャンネル型ＭＯＳトランジ
スタのスイッチング動作速度および駆動能力に左右され
るが、Ｐチャンネル型ＭＯＳトランジスタはＮチャンネ
ル型ＭＯＳトランジスタに比べてスイッチング動作速度
および駆動能力が低く、高速動作をさせるためにはＰチ
ャンネル型ＭＯＳトランジスタのチャンネル幅を大きく
しなければならなくなシ、チップ面積が大きくなるとい
う問題点があった。
号によって、負電源電位から正電源電位まで変化し、こ
のときの伝搬遅延時間はＰチャンネル型ＭＯＳトランジ
スタのスイッチング動作速度および駆動能力に左右され
るが、Ｐチャンネル型ＭＯＳトランジスタはＮチャンネ
ル型ＭＯＳトランジスタに比べてスイッチング動作速度
および駆動能力が低く、高速動作をさせるためにはＰチ
ャンネル型ＭＯＳトランジスタのチャンネル幅を大きく
しなければならなくなシ、チップ面積が大きくなるとい
う問題点があった。
本発明の出力回路は、入力端子をインバータの入力端と
第１のＮチャンネル型ＭＯＳトランジスタのゲート電極
に接続し、上記インバータの出力端をＰチャンネル型Ｍ
ＯＳトランジスタのゲート電極と第２のＮチャンネル型
ＭＯＳトランジスタのゲート電極に接続し、上記Ｐチャ
ンネル型ＭＯＳトランジスタのソース電極を正電源に、
ドレイン電極を出力端子にそれぞれ接続し、上記第１の
Ｎチャンネル型ＭＯＳトランジスタのソース電極を上記
出力端子に、ドレイン電極を上記正電源にそれぞれ接続
し、上記第２のＮチャンネル型ＭＯ３）ランジスタのソ
ース電極を負電源に、ドレイン電極を上記出力端子にそ
れぞれ接続して構成したものである。
第１のＮチャンネル型ＭＯＳトランジスタのゲート電極
に接続し、上記インバータの出力端をＰチャンネル型Ｍ
ＯＳトランジスタのゲート電極と第２のＮチャンネル型
ＭＯＳトランジスタのゲート電極に接続し、上記Ｐチャ
ンネル型ＭＯＳトランジスタのソース電極を正電源に、
ドレイン電極を出力端子にそれぞれ接続し、上記第１の
Ｎチャンネル型ＭＯＳトランジスタのソース電極を上記
出力端子に、ドレイン電極を上記正電源にそれぞれ接続
し、上記第２のＮチャンネル型ＭＯ３）ランジスタのソ
ース電極を負電源に、ドレイン電極を上記出力端子にそ
れぞれ接続して構成したものである。
本発明においては、先にオン状態となるＮチャンネル型
ＭＯＳトランジスタが途中まで出力端子の電位を正電源
側に引き上げ、つぎに、インバータの遅延時間だけ遅れ
てＰチャンネル型ＭＯＳトランジスタがオン状態となシ
、出力端子の電位を正電源電位まで引き上げる。
ＭＯＳトランジスタが途中まで出力端子の電位を正電源
側に引き上げ、つぎに、インバータの遅延時間だけ遅れ
てＰチャンネル型ＭＯＳトランジスタがオン状態となシ
、出力端子の電位を正電源電位まで引き上げる。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による出力回路の一実施例を示す回路図
である。
である。
この第１図において第２図と同一符号のものは相当部分
を示し、３はＮチャンネル型ＭＯＳトランジスタである
。
を示し、３はＮチャンネル型ＭＯＳトランジスタである
。
そして、この第１図の実施例に示す出力回路は、入力端
子Ｔをインバータ１の入力端とＮチャンネル型ＭＯＳト
ランジスタ３のゲート電極に接続し、インバータ１の出
力端をＰチャンネル型ＭＯＳトランジスタ２のゲート電
極とＮチャンネル型ＭＯＳトランジスタ４のゲート電極
に接続し、Ｐチャンネル型ＭＯ８）ランラスタ２０ソー
ス電極を正電源５に、ドレイン電極は出力端子８にそれ
ぞれ接続し、Ｎチャンネル型ＭＯＳトランジスタ３のソ
ース電極を出力端子８に、ドレイン電極を正電源５にそ
れぞれ接続し、Ｎチャンネル型ＭＯ８トランジスタ４の
ソース電極を負電源６に、ドレイン電極を出力端子８に
それぞれ接続して構成している。 ・つぎにこの第１図
に示す実施例の動作を説明する。
子Ｔをインバータ１の入力端とＮチャンネル型ＭＯＳト
ランジスタ３のゲート電極に接続し、インバータ１の出
力端をＰチャンネル型ＭＯＳトランジスタ２のゲート電
極とＮチャンネル型ＭＯＳトランジスタ４のゲート電極
に接続し、Ｐチャンネル型ＭＯ８）ランラスタ２０ソー
ス電極を正電源５に、ドレイン電極は出力端子８にそれ
ぞれ接続し、Ｎチャンネル型ＭＯＳトランジスタ３のソ
ース電極を出力端子８に、ドレイン電極を正電源５にそ
れぞれ接続し、Ｎチャンネル型ＭＯ８トランジスタ４の
ソース電極を負電源６に、ドレイン電極を出力端子８に
それぞれ接続して構成している。 ・つぎにこの第１図
に示す実施例の動作を説明する。
上述した出力回路の出力端子８の電位は、入力端子７０
入力信号によって負電源電位から正電源電位まで変化す
るが、この動作は入力端子Ｔが負電源電位から正電源電
位まで変化すると、まず、Ｎチャンネル型ＭＯＳトラン
ジスタ３がオン状態とな多出力端子８の電位を正電源側
に引き上げはじめ、つぎに、インバータ１の遅延時間だ
け遅れてＰチャンネル型ＭＯＳトランジスタ２がオン状
態となり、出力端子８の電位を正電源電位まで引き上げ
る。
入力信号によって負電源電位から正電源電位まで変化す
るが、この動作は入力端子Ｔが負電源電位から正電源電
位まで変化すると、まず、Ｎチャンネル型ＭＯＳトラン
ジスタ３がオン状態とな多出力端子８の電位を正電源側
に引き上げはじめ、つぎに、インバータ１の遅延時間だ
け遅れてＰチャンネル型ＭＯＳトランジスタ２がオン状
態となり、出力端子８の電位を正電源電位まで引き上げ
る。
つまり、先にオン状態となるＮチャンネル型ＭＯＳトラ
ンジスタ３が途中まで出力端子８の電位を正電源側に引
き上げる。
ンジスタ３が途中まで出力端子８の電位を正電源側に引
き上げる。
以上説明したように、本発明によれば、先にオン状態と
なるＮチャンネル型ＭＯＳトランジスタが途中まで出力
端子の電位を正電源側に引き上げ、次にインバータの遅
延時間だけ遅れてＰチャンネル型ＭＯＳトランジスタが
オン状態とな勺、出力端子の電位を正電源電位まで引き
上げるようにすることによシ、出力回路の伝搬遅延時間
を小さくすることができ、また、スイッチング速度およ
び駆動能力の高いＮチャンネル型ＭＯＳトランジスタを
用いることにより、ＭＯＳトランジスタのチャンネル幅
を小さくすることができ、チップ面積を小さくすること
ができる効果がある。
なるＮチャンネル型ＭＯＳトランジスタが途中まで出力
端子の電位を正電源側に引き上げ、次にインバータの遅
延時間だけ遅れてＰチャンネル型ＭＯＳトランジスタが
オン状態とな勺、出力端子の電位を正電源電位まで引き
上げるようにすることによシ、出力回路の伝搬遅延時間
を小さくすることができ、また、スイッチング速度およ
び駆動能力の高いＮチャンネル型ＭＯＳトランジスタを
用いることにより、ＭＯＳトランジスタのチャンネル幅
を小さくすることができ、チップ面積を小さくすること
ができる効果がある。
第１図は本発明による出力回路の一実施例を示す回路図
、第２図は従来の出力回路の一例を示す回路図である。 １・拳・・インバータ、２・・・・Ｐチャンネル型ＭＯ
Ｓトランジスタ、３，４・・・・ＮチャンネルｑＭＯＳ
トランジスタ、５・ψ・・正電源、６・・・・負電源、
７・・・・入力端子、８・・・・出力端子。
、第２図は従来の出力回路の一例を示す回路図である。 １・拳・・インバータ、２・・・・Ｐチャンネル型ＭＯ
Ｓトランジスタ、３，４・・・・ＮチャンネルｑＭＯＳ
トランジスタ、５・ψ・・正電源、６・・・・負電源、
７・・・・入力端子、８・・・・出力端子。
Claims (1)
- 半導体集積回路において、入力端子をインバータの入力
端と第１のＮチャンネル型ＭＯＳトランジスタのゲート
電極に接続し、前記インバータの出力端をＰチャンネル
型ＭＯＳトランジスタのゲート電極と第２のＮチャンネ
ル型ＭＯＳトランジスタのゲート電極に接続し、前記Ｐ
チャンネル型ＭＯＳトランジスタのソース電極を正電源
に、ドレイン電極を出力端子にそれぞれ接続し、前記第
１のＮチャンネル型ＭＯＳトランジスタのソース電極を
前記出力端子に、ドレイン電極を前記正電源にそれぞれ
接続し、前記第２のＮチャンネル型ＭＯＳトランジスタ
のソース電極を負電源に、ドレイン電極を前記出力端子
にそれぞれ接続して構成したことを特徴とする出力回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147112A JPS63311819A (ja) | 1987-06-15 | 1987-06-15 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147112A JPS63311819A (ja) | 1987-06-15 | 1987-06-15 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311819A true JPS63311819A (ja) | 1988-12-20 |
Family
ID=15422796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147112A Pending JPS63311819A (ja) | 1987-06-15 | 1987-06-15 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311819A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0488328A2 (en) * | 1990-11-28 | 1992-06-03 | Nec Corporation | Bi-CMOS type semiconductor logic circuit |
| US6037815A (en) * | 1996-05-24 | 2000-03-14 | Nec Corporation | Pulse generating circuit having address transition detecting circuit |
-
1987
- 1987-06-15 JP JP62147112A patent/JPS63311819A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0488328A2 (en) * | 1990-11-28 | 1992-06-03 | Nec Corporation | Bi-CMOS type semiconductor logic circuit |
| US6037815A (en) * | 1996-05-24 | 2000-03-14 | Nec Corporation | Pulse generating circuit having address transition detecting circuit |
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