JPS5813031A - Ｍｏｓトランジスタ回路 - Google Patents
Ｍｏｓトランジスタ回路Info
- Publication number
- JPS5813031A JPS5813031A JP11248481A JP11248481A JPS5813031A JP S5813031 A JPS5813031 A JP S5813031A JP 11248481 A JP11248481 A JP 11248481A JP 11248481 A JP11248481 A JP 11248481A JP S5813031 A JPS5813031 A JP S5813031A
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- JP
- Japan
- Prior art keywords
- transistor
- source
- inverter
- gate
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、大きな負荷容量を駆動することを目的とした
ＭＯ８型トランジスタ回路に関するものである。
ＭＯ８型トランジスタ回路に関するものである。
従来、高速のスイッチング動作を行なうことのできるＭ
ＯＳ ）ランジスタ回路として第１図に示すような例が
ある。この回路構成はゲートとソースを接続して負荷用
としたデプレッション形ＭＯＳトランジスタ１のソース
側に直列にエンハンスメント形ＭＯＳトランジスタ２を
接続し、そのゲートヲ入力端子としたインバータと、同
様にゲートをソースに接続したデフレクション形ＭＯ８
）ランジスタ３のソースに直列にエンハンスメント形Ｍ
Ｏ８）ランジスタ４を接続したインバータとを具備し、
さらにＭＯＳ ）ランジスタ４のゲートとＭＯ８型トラ
ンジスタ２のドレインを接続し。
ＯＳ ）ランジスタ回路として第１図に示すような例が
ある。この回路構成はゲートとソースを接続して負荷用
としたデプレッション形ＭＯＳトランジスタ１のソース
側に直列にエンハンスメント形ＭＯＳトランジスタ２を
接続し、そのゲートヲ入力端子としたインバータと、同
様にゲートをソースに接続したデフレクション形ＭＯ８
）ランジスタ３のソースに直列にエンハンスメント形Ｍ
Ｏ８）ランジスタ４を接続したインバータとを具備し、
さらにＭＯＳ ）ランジスタ４のゲートとＭＯ８型トラ
ンジスタ２のドレインを接続し。
ＭＯＳ ）う／ラスタ４のドレインを出力端子７と端子
８に接続した構成となっている。なお、６は負荷容量で
ある。ところで、開示する回路構成のＭＯＳ）ランジス
タ回路を高速動作させるには。
８に接続した構成となっている。なお、６は負荷容量で
ある。ところで、開示する回路構成のＭＯＳ）ランジス
タ回路を高速動作させるには。
ＭＯＳ ）ランジスタ１．３に同一の電源電圧例えばｓ
ｋｉ印加して、さらにＭＯＳ ）ランジスタ４の寸法を
大きくする必要がある。ところでＭＯＳトランジスタ４
の寸法を大きくすると、その入力容量が大きくなるため
、ＭＯＳ ）ランラスタ１０寸法も大きくする必要があ
り、そのためＭＯＳ ）ランジスタ２も大きくなってし
まう。そこで消費電力も大きくなってしまう欠点を有す
る。
ｋｉ印加して、さらにＭＯＳ ）ランジスタ４の寸法を
大きくする必要がある。ところでＭＯＳトランジスタ４
の寸法を大きくすると、その入力容量が大きくなるため
、ＭＯＳ ）ランラスタ１０寸法も大きくする必要があ
り、そのためＭＯＳ ）ランジスタ２も大きくなってし
まう。そこで消費電力も大きくなってしまう欠点を有す
る。
本発明は、この点を改良したものであり、負荷用および
駆動用ＭＯＳ型トランジスタのゲート寸夕回路を提供す
るものであや。
駆動用ＭＯＳ型トランジスタのゲート寸夕回路を提供す
るものであや。
第２図は高速動作が可能な本発明のＭＯＳ ）ランジス
タ回路の一実施例である。その構成は、ゲートとソース
を直接接続した負荷用のデプレッション形ＭＯ８）ラン
ジスタ１１のソースに、ソースを接地した駆動用のエン
ハンスメント形ＭＯＳトランジスタ１２のドレインを接
続し、さらにＭＯＳ）ランジスタ１２のゲートを入力端
子とした前段のインバータと、同様に負荷用のデプレッ
シ冒ン形ＭＯ８トランジスタ１３のソースと、ソースを
接地した駆動用のエンハンスメント形ＭＯ８トランジス
タ１４のドレインを接続した後段のインバータを具備す
るとともに、ＭＯＳ）ランジスタ１３のゲートを前記Ｍ
Ｏｆ！Ｓ）ランジスタ１２のゲートと共通に接続し、Ｍ
ＯＳ）ランジスタ１４のゲートを駆動用の輩０８）ラン
ジスタ１２のドレインに接続し、ＭＯＳ）ランジスタ１
１．１３のドレインをそれぞれ異る大きさの電圧が印加
される電源端子１８．１９に接続し、さらに前記Ｍ０８
）ランジスタ１４のドレインに出力端子１７を設け、こ
の出力端子１７と”接地点との間に負荷容量１６を接続
し７’Ｃ−成となっている。 （。
タ回路の一実施例である。その構成は、ゲートとソース
を直接接続した負荷用のデプレッション形ＭＯ８）ラン
ジスタ１１のソースに、ソースを接地した駆動用のエン
ハンスメント形ＭＯＳトランジスタ１２のドレインを接
続し、さらにＭＯＳ）ランジスタ１２のゲートを入力端
子とした前段のインバータと、同様に負荷用のデプレッ
シ冒ン形ＭＯ８トランジスタ１３のソースと、ソースを
接地した駆動用のエンハンスメント形ＭＯ８トランジス
タ１４のドレインを接続した後段のインバータを具備す
るとともに、ＭＯＳ）ランジスタ１３のゲートを前記Ｍ
Ｏｆ！Ｓ）ランジスタ１２のゲートと共通に接続し、Ｍ
ＯＳ）ランジスタ１４のゲートを駆動用の輩０８）ラン
ジスタ１２のドレインに接続し、ＭＯＳ）ランジスタ１
１．１３のドレインをそれぞれ異る大きさの電圧が印加
される電源端子１８．１９に接続し、さらに前記Ｍ０８
）ランジスタ１４のドレインに出力端子１７を設け、こ
の出力端子１７と”接地点との間に負荷容量１６を接続
し７’Ｃ−成となっている。 （。
次に本発明の回路動作について説明する。本発明による
と、２種類の電源電圧を用−１前段のインバータの電源
電圧の値を、後段のインバータの電源電圧の値より高く
して使用する。端子１６から入力信号電圧を加えた場合
、エンハンスメント形ＭＯ８）ランジスタ１２は動作オ
フ状態からオン状態となり、また、デプレッション形Ｍ
Ｏ８）ランジスタ１３も入力電圧と同一の高ｉゲート電
圧が印加されて、該トランジスタのオン抵抗が下がる。
と、２種類の電源電圧を用−１前段のインバータの電源
電圧の値を、後段のインバータの電源電圧の値より高く
して使用する。端子１６から入力信号電圧を加えた場合
、エンハンスメント形ＭＯ８）ランジスタ１２は動作オ
フ状態からオン状態となり、また、デプレッション形Ｍ
Ｏ８）ランジスタ１３も入力電圧と同一の高ｉゲート電
圧が印加されて、該トランジスタのオン抵抗が下がる。
また、エンハンスメント形ＭＯＳトランジスタ１４に印
加されるゲート電圧が低いため、ＭＯＳ）ランジスタ１
４はオフ状態に留まる。したがって、端子１７に電源電
圧に近い出力電圧が現われ、またコンデンサ１６にも電
荷が蓄積される。
加されるゲート電圧が低いため、ＭＯＳ）ランジスタ１
４はオフ状態に留まる。したがって、端子１７に電源電
圧に近い出力電圧が現われ、またコンデンサ１６にも電
荷が蓄積される。
一方、入力信号電圧が零Ｖに下がった場合、ＭＯＳトラ
ンジスタ１３０オン抵抗は高くなる。まｆｃ。
ンジスタ１３０オン抵抗は高くなる。まｆｃ。
ＭＯＳ ）ランジスタ１２はオフ状態となるため。
ＭＯＳ ）ランジスタ１４のゲート電極にはデプレ、シ
ョ／−形ＭＯ８）ランラスタ１１全通して、電源電圧Ｖ
ＤＤ２より高い電圧ＶＤＤ１にはゾ近い電圧が印加され
る。この電圧印加でＭＯＳ ）ランジスタ１４は迅速に
オン状態となり、コンデンサ１６６ ： に蓄積されていた電荷は、ＭＯＳ ）ランラスタ１４全
通して急速に接地点へ向けて放電され、端子１７の出力
電圧が下がる。
ョ／−形ＭＯ８）ランラスタ１１全通して、電源電圧Ｖ
ＤＤ２より高い電圧ＶＤＤ１にはゾ近い電圧が印加され
る。この電圧印加でＭＯＳ ）ランジスタ１４は迅速に
オン状態となり、コンデンサ１６６ ： に蓄積されていた電荷は、ＭＯＳ ）ランラスタ１４全
通して急速に接地点へ向けて放電され、端子１７の出力
電圧が下がる。
本発明の実施例では、たとえば前段のインバータの電源
電圧ＶＤＤ１ｉ ５ Ｖに設定し、後段のインバータの
電源電圧ＶＤＤ２’ｉ３Ｖに設定する。端子１６から入
力電圧３ｖの印加によりこの高い入力電圧がそのま１Ｍ
Ｏ８型トランジスタ１３のゲート電極にかかるので、第
１図で示した回路のＭＯＳトランジスタ３に比較してオ
ン抵抗がきわめて小さくできるため、第１図で示した回
路と同一の充電時間を得るためのＭＯＳ）ランジスタ１
３のゲート幅の寸法は従来のトランジスタ３より小さく
することができる。また入力信号が零Ｖの場合、ＭＯＳ
トランジスタ１４のゲート電圧は＃’！ ％、’ ５
Ｖと高くなるため従来の例と同一特性を得るに際してＭ
ＯＳ）ランジスタ１４のゲート幅を小さくすることがで
きる。そのため、前段のインバータ１１゜１２の各サイ
ズも同様にして従来の例のものよりも小さくすることが
でき、高速、低消費電力を実７、−シ 現することができる。
電圧ＶＤＤ１ｉ ５ Ｖに設定し、後段のインバータの
電源電圧ＶＤＤ２’ｉ３Ｖに設定する。端子１６から入
力電圧３ｖの印加によりこの高い入力電圧がそのま１Ｍ
Ｏ８型トランジスタ１３のゲート電極にかかるので、第
１図で示した回路のＭＯＳトランジスタ３に比較してオ
ン抵抗がきわめて小さくできるため、第１図で示した回
路と同一の充電時間を得るためのＭＯＳ）ランジスタ１
３のゲート幅の寸法は従来のトランジスタ３より小さく
することができる。また入力信号が零Ｖの場合、ＭＯＳ
トランジスタ１４のゲート電圧は＃’！ ％、’ ５
Ｖと高くなるため従来の例と同一特性を得るに際してＭ
ＯＳ）ランジスタ１４のゲート幅を小さくすることがで
きる。そのため、前段のインバータ１１゜１２の各サイ
ズも同様にして従来の例のものよりも小さくすることが
でき、高速、低消費電力を実７、−シ 現することができる。
本発明はＮチャンネルＭＯＳ型トランジスタを例として
説明したが、Ｐチャンネル形素子を用いても同様に実現
することができる。また、前段のインバータはＥＤＭＯ
８）ランジスタインバータであることが肝要であるが、
後段のインバータの構成要素である負荷用のＭＯＳ ）
ランジスタは。
説明したが、Ｐチャンネル形素子を用いても同様に実現
することができる。また、前段のインバータはＥＤＭＯ
８）ランジスタインバータであることが肝要であるが、
後段のインバータの構成要素である負荷用のＭＯＳ ）
ランジスタは。
デプレッション形に限られるものではなく、エンハンス
形であってよい。この構成としても同様の効果が奏され
る。
形であってよい。この構成としても同様の効果が奏され
る。
第１図は従来のＭＯＳトランジスタ回路の構成を示・す
図、第２図は本発明の一実施例にかかるＭＯＳ）ランジ
スタ回路を示す図である。 １１．１３・・・・・・負荷用ＭＯ８）ランジスタ。 １２．１４・・・・・・駆動用ＭＯ８）ランジスタ、１
６霞 ・・・・・・負荷容量、１６・・・・・・入□力端子、
１７・・・・・・出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
ｉｌｌ ２５１
図、第２図は本発明の一実施例にかかるＭＯＳ）ランジ
スタ回路を示す図である。 １１．１３・・・・・・負荷用ＭＯ８）ランジスタ。 １２．１４・・・・・・駆動用ＭＯ８）ランジスタ、１
６霞 ・・・・・・負荷容量、１６・・・・・・入□力端子、
１７・・・・・・出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
ｉｌｌ ２５１
Claims (1)
- 【特許請求の範囲】 第１の電源にドレインが繋り、ゲートとソース間、が結
線されてなる負荷用のデプレ、ジョン形ＭＯ８）ランジ
スタと、同トランジスタのソースと接地点との間にドレ
インソース回路が接続すれ。 ゲートに入力端子が接続された駆動用のエンハンスメン
ト形ＭＯＳトランジスタよりなる第１のインバータと、
ドレインが前記第１の電源より低い電圧を供給する第２
の電源に繋り、ゲートが前記入力端子に繋る負荷用のＭ
ＯＳ）ランジスタと、同トランジスタのソースと接地点
との間にドレインソース回路が接続され、ゲートが第１
のインバータの出力発生点に接続された駆動用のエンハ
ンスメント形トランジスタよりなる第２のインバータを
有し、さらに前記第２のインバータの負荷用ＭＯ５）ラ
ンジスタのソースと駆動用エンハンスメント形ＭＯ８）
ランジスタのドレインとの接続２ −二 点に出力端子を付設し、同出力端子と接地点との間に負
荷容量を接続したことを特徴とするＭＯ８トランジスタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11248481A JPS5813031A (ja) | 1981-07-17 | 1981-07-17 | Ｍｏｓトランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11248481A JPS5813031A (ja) | 1981-07-17 | 1981-07-17 | Ｍｏｓトランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5813031A true JPS5813031A (ja) | 1983-01-25 |
Family
ID=14587791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11248481A Pending JPS5813031A (ja) | 1981-07-17 | 1981-07-17 | Ｍｏｓトランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813031A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061271A (ja) * | 1983-09-13 | 1985-04-09 | Ricoh Co Ltd | サ−マルヘツド用ドライバ回路 |
| US4797585A (en) * | 1986-03-31 | 1989-01-10 | Mitsubishi Denki Kabushiki Kaisha | Pulse generating circuit in a semiconductor integrated circuit and a delay circuit therefor |
-
1981
- 1981-07-17 JP JP11248481A patent/JPS5813031A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061271A (ja) * | 1983-09-13 | 1985-04-09 | Ricoh Co Ltd | サ−マルヘツド用ドライバ回路 |
| US4797585A (en) * | 1986-03-31 | 1989-01-10 | Mitsubishi Denki Kabushiki Kaisha | Pulse generating circuit in a semiconductor integrated circuit and a delay circuit therefor |
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